一种抗干扰GPS智能天线系统的设计

么短时间里既要完成复乘又要完成数据的输入输出还要实现和其他单元的通信，对于DSP很难实现实时处理，考虑到多路，故这部分功能也采用FPGA实现，其将第一级产生的8路32位数字信号进行复乘相加，其结果作为上变频器的输入。本系统FPGA采用ALTERA公司的StratixII EP2S90，其具有90960个等效逻辑元件（LE），内嵌高速DSP模块（最快能达到370MHz），实现了专门的乘法、乘加运算及有限脉冲响应（FIR）滤波器，且内部集成有4.5Mbit的RAM，支持高速外部存储器，与第一代StratixI相比，StratixII器件的逻辑密度是前者的2倍，速度也快了50%。由于在其内部八个模块可并行执行，因此保证了系统高速运行。

3.3 权值计算

权值的计算是GPS抗干扰智能天线算法的核心。本系统的权值由DSP完成自适应算法得到。因自适应算法的运算量很大，系统又要求较高的精度，因此我们选用了TI公司TMS32C6711 DSP^[5]。这是一款高性能的浮点DSP，主频为150MHz。该处理器具有以下特点：⑴32个32位字长的通用寄存器以及8个独立的功能单元：4个浮点/定点ALU, 2个定点ALU以及2个浮点/定点乘法器，在单指令周期下最多可同时执行8条32位指令，利于算法并行实现；⑵该器件内部集成8k字节的程序与数据缓存L1以及64K字节的L2缓存，可实现多变量的缓存；⑶该器件提供16个独立通道的增强型DMA 控制器，以后台方式进行数据存取，有利于CPU集中于算法运算；⑷一个32位的外部存储器接口（EMIF），可实现总线方式对采样数据以及权值数据的读写；⑸一个16位的主机端口及两个多通道缓冲串行端口(McBSP)，用于控制外围器件；⑹其开发环境CCS2.2具有高效的C编译器，且有免费库文件调用，可用C语言开发高效算法。

3.4 数字上变频至中频

由于要将得到的加权值还原成原来中频射频信号再进入GPS接收机，所以FPGA加权完之后需将基带信号正交调制到中频载波上去，在数字域完成调制和混频。本系统采用数字上变频器AD9857来完成该功能。AD9857是Analog Devices公司一种单片混合信号的14位积分数字上变频器，采样速率为200MSPS，集成时钟倍频、14位DAC、数字滤波器、直接数字频率合成器（DDS）、用户可编程等功能，可产生直流到80MHz的数字输出和80dB窄带的无杂散信号动态范围，可通过SPI口与DSP通信。

3.5 USB测试通道

为监测系统中各模块数据是否正确，本系统中特别设计了USB测试通道，采用了Cypress公司的USB2.0接口单片机CY7C68013芯片，可通过总线将各模块数据读出高速送至计算机端软件，便于系统的分步调试分析。分析了以上各问题后，我们基于DSP技术、FPGA技术、USB技术、软件无线电技术设计了一个GPS智能天线接收系统。

4 基于FPGA＋DSP的GPS智能天线系统

GPS智能天线接收系统如图4所示，它由八路接收天线、射频模块，高速AD、多波束形成器、数字上变频器构成以及通用GPS接收机组成。天线阵每个天线单元接受下来的射频信号，经射频模块混频，得到模拟中频信号，经AD9248采样，在第一级FPGA中完成数字下变频、抽取、滤波后得到16位的I、Q基带数据与DSP送入的权值相乘送入第二级FPGA，在第二级FPGA中完成八路数据的加权，得到的加权数据取14bit后，由AD9857内插滤波正交调制后经其内部DA变成模拟中频信号，送后端混频器接GPS接收机进行解算，同时计算机端还可通过USB2.0接口申请各模块数据，通过计算机端进行分析调试。

图4 系统硬件框图

权值的计算由DSP完成。首先DSP向FPGA在内置双口RAM中缓存512个原始数据，存满后FPGA通知DSP读出进行算法运算，DSP运算完后再将权值写回FPGA的权值控制寄存器，然后再请求数据，依次循环。此外DSP还通过SPI方式与AD9857进行通信，设置AD9857的初始寄存器状态，控制其输出上变频后的模拟中频信号。根据系统模型，设计的硬件平台如图5所示，采用了18层FR4结构的PCB。

图5 硬件平台实物图

5 结论

本文给出了GPS智能天线系统的原理以及系统结构，在分析了各模块的基础上进行了系统设计，实现了基于DSP技术、FPGA技术、USB技术、软件无线电技术的硬件平台。本系统在FPGA中完成数字下变频并通过总线方式与DSP进行通信，相对于基带采样的GPS接收机结构采用了更少的硬件元件，保留了天线获得的各个阵列信号所包含的全部信息，同时将大部分的功能通过软件编程的方法实现，增加了系统处理的灵活性和可重复性。目前，本系统已调试通过，并在该平台上实现了自行提出的一种新型RLS算法，取得了良好的效果。