基于FPGA+DSP的多通道单端／差分信号采集系统设计

采样率分频值设置寄存器中的值控制两次采样之间的时间间隔，即控制两个相邻

信号下降沿之间的时间间隔，从而改变采样率。在控制多路选择模块进行通道切换时，根据建立的索引列表依次切换通道，切换要在图3中两个相邻 信号低脉冲之间进行，这样才能确保当A/D采样时，通道已经切换完毕，输入信号已稳定，从而保证采样的准确性。

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除此之外，在FPGA中开辟一个字长为32位的FIFO，低16位存入A/D采样的数据，高16位存入该数据对应的通道号，FIFO半满，则给DSP发中断，由DSP将A/D采样后的数据读出，以便后续处理。要注意的是，FIFO深度不能设置得太浅，否则会很快达到半满，导致DSP对中断响应不过来。

3 结果验证

按照以上设计思路，完成硬件电路、FPGA内逻辑和DSP的程序设计，使用QuartusII中的在线逻辑分析仪SignalTapII Logic Analyzer对结果进行采样分析，图4所示为在DSP设置使能通道为30和31，并且均为单端的条件下采到的结果，与期望结果一致，类似这样通过多次改变控制条件采样分析发现，该系统可以正确地实现之前所描述的功能，从而验证了该设计的合理正确性。

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4 结束语

由于DSP+FPGA协同工作平台的优越性，使其在信号处理中的应用越来越广泛。文中介绍了一种基于DSP+FPGA的平台，并利用ADS8517构成的一个具有多通道单端/差分的A/D信号采集系统。该系统的使能通道数可选，单端/差分方式可设置，采样率可改变，机动灵活，可以应用在诸多信号采集以及测试系统中。