基于FPGA的高速数传中定时同步设计
时间:05-16
来源:互联网
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对比如图8所示。
![](../img/eep/emb/emb-452681z0ffdcqy0o.jpg)
6 结束语
设计了基于数字滤波平方的全数字接收机定时同步方法,定时同步环路主要由定时误差提取、定时控制与内插滤波器3部分组成。其中定时误差是由基带采样信号进行离散傅里叶变换提取得到,并且文中设计了一种适用于高速通信下的并行实现结构,内插系数由定时控制模块计算的小数间隔确定,从定时控制模块计算出的整数间隔相当于重采样时钟,对内插后的信号进行采样,即可得到同步数据。数字滤波平方法属于非数据辅助型,对载波不敏感,可以先于载波同步进行,算法实现结构属于前馈式,适合于突发通信、运算简单、系统实现方便,Matlab仿真与硬件实现结果表明,该设计方案可以较好地解决定时问题。
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