一种基于FPGA实现高速异步FIFO的方案
时间:05-30
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图2中,WClk为写时钟,Writeen_in为写使能,Full_out为满信号,Data_in为数据入,RClk为读时钟,ReadEn_in为读时能,Empty_out为空信号,Data_out为数据出,Clear_in为系统清零信号。上面部分为写地址产生模块部分的信号波形,从图2中可以看出。在写时钟的上升沿。在写时能为高有效期间擞据开始输入到RAM里面,而在读时钟的上升沿,在读时能有效时,在本仿真时间的195ns处。开始输出数据。将程序下载到LATTICE公司的FPGA芯片中,经过测试验证,系统的时钟频率可达33MHz。
4 总结
本文主要研究了用FPGA芯片实现异步FIFO的一种方法。详细阐述了空,满标志信号的产生方法。按照以上思想所设计的异步FIFO已经在实际电路中得到了应用。实践证明他可以解决大多数异步FIFO电路常见的错误。同时增加了系统的可靠性和应用灵活性。
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