基于FPGA的高带宽存储接口设计

对的优先级会取决于端口的权重参数。权重参数可以在0～31之间设置。为了避免高优先级的某个端口长时间占用接口总线的带宽，引入了加权循环调度算法(Weighted Round Robin，WRR)，WRR算法仍然会优先处理高优先级的端口，但是低优先级的端口也不会出现不被调度的情况。WRR是根据端口权重与所有排队等待调度的端口的权重总和的比来平等地分配带宽。因此，在处理多个端口的高优先等级的业务时，可以确保每个端口都不会过度地占用接口的总线带宽。

在端口的优先级参数都一样的情况下，权重参数能够决定端口间相对的带宽分配，如图3所示，端口0和端口1的优先级均为1，权重参数值分別为4和6，则端口0和端口1分別会占用大致40%和60%的Memory接口总带宽。

4 HMC的ModelSim功能仿真

仿真过程不仅能够观察到HMC内部工作的时序，还能够大致测箅出HMC工作时的有效带宽。在系统设计开始阶段，可以用于评估Memory接口实际有效带宽是否满足设计需求。如图4和图5所示。

系统设计的过程需要确保Avalon侧和Memory侧的带宽相等，所以在IP例化参数选择时，根据DDR3器件参数，DQ数据线选择的是16 bits位宽，mem_ck为400 MHz;Avalon侧的数据位宽为64 bits，时钟选择200 MHz即可。两侧带宽为16 bitsx400 Mhzx2(DDR双沿传输)=64 bitsx200 MHz=12.8 Gbps，这也是HMC的理论带宽。

5 结论

在一些视频、图像等高带宽按口应用中，Cyclone V器件的HMC理论上能够达到至少12.8Gbps的带宽，如果DQ位宽变为32位，则理论带宽翻倍到25.6Gbps，这也是一个HMC所能达到的理论带宽的上限。部分Cyclone V器件带有2个HMC，则整体的理论带宽上限值为51.2Gbps，已能够满足高带宽存储场合对FPGA和DDR3间接口带宽的要求。