TMS320C6678 存储器访问性能 （上）

cache，然后在cache 中改写数据。被改写是数据会在发生cache冲突或手工cache 回写操作时被最终写到外部存储里。当写操作的地址偏移是1024 bytes 的整数倍时，多个访问在L2 cache 中发生冲突的概率很大，所以L2 cacheable 写操作的时延会显著地增加。最坏的情况下，每个写操作都会导致一个cache 行的回写 (之前的数据因为冲突而被替换/回写)和一个cache 行的读入(新的数据被分配到cache 中)。

当地址偏移大于512 bytes 时，DDR 页(行)切换开销成为性能下降的主要因素。C6678 EVM上的DDR 页(行)大小或bank 宽度是8KB，而DDR3 存储器包含8 个banks。最坏的情况是，当访问地址偏移量是64KB 时，每个读或写操作都会访问相同bank 中一个新的行，而这种行切换会增加大约40 个时钟周期的时延。请注意，不同的DDR 存储器的时延可能会不一样。