ASIC设计中不可忽视的几大问题

ASIC的复杂性不断提高，同时工艺在不断地改进，如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计，并且一次性流片成功，这需要一个成熟的ASIC的设计方法和开发流程。

本文结合NCverilog，DesignCompile，Astro等ASIC设计所用到的EDA软件，从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法，介绍了在编码设计、综合设计、静态时序分析和时序仿真等阶段经常忽视的问题以及避免的办法，从而使得整个设计具有可控性。

　　1.基本的ASIC设计流程

ASIC设计流程可以粗分为前端设计和后端设计，如果需要更细的划分，可以分成如下几个步骤：

1.包括系统结构分析设计、RTL编码以及功能验证;

2.逻辑综合、PreLayoutSTA以及形式验证(RTL代码与逻辑综合生成的Netlist之间);

3.Floorplan、Placement、ClockTree插入以及全局布线(GlobalRouting)

4.形式验证(逻辑综合的Netlist与带有CT信息的Netlist之间)、STA;

5.DetailedRouting，DRC;

6.PostlayoutSTA，带有反标延迟信息的门级仿真;

7.Tape-Out

当然，这还是一个比较粗的流程，其中每个步骤还可以分得更细，通常所说的前端设计主要包括上述流程中的1，2，4，6这几个部分。同时，这个流程是一个迭代的过程。对于一些通常的问题以及其中的一些方法，已经有大量的文献中提到，本文将不再赘述，因此本文着力于讨论在设计各个阶段中一些容易被忽视的或者可能带来潜在危险的地方。

　　2.结构分析设计、RTL编码

这一阶段在整个ASIC设计中占非常重要的地位，结构分析设计阶段主要是从产品的功能定义出发，对产品采用的工艺、功耗、面积、性能以及代价进行初步的评估，从而制定相应的设计规划，对于规模很大的ASIC设计，在这一阶段估算芯片的功耗面积非常困难。

在这里引入一个ASIC设计中很重要的概念：划分(Partitioning)，在不同的设计阶段这个概念都将提到。首先，必须在芯片的Top-1级进行功能划分，Top-1级通常可以分为4个大的功能模块，IOPads、边界扫描逻辑、核心功能逻辑，以及PLL时钟模块，然后再对核心功能逻辑依据功能进一步细化。核心功能部分将是RTL编码设计的重点部分，下面就这一部分展开说明。

2.1良好的编码风格

编码风格对芯片的正确性、可读性、可维护性以及综合后芯片的性能、面积都有很大的影响。自然，对于编码中遇到的所有问题一一阐述不是一篇论文所能做到的，下面只对一些经常遇到的可能产生错误的地方进行重点说明。

无论从可重用设计的角度还是代码仿真行为与实际芯片的行为一致性的角度来说，采用工艺独立的设计是必要的，一些工程师在编码时可能用到一些延迟单元或者延迟线，来生成一个脉冲来操作，由于延迟单元对温度、电压以及制造工艺敏感，这些因素的改变也会改变生成的脉冲的宽度，因此，可能在仿真的时候没有问题，或者在某些操作条件下没有问题，而实际芯片工作时或者工作条件改变时芯片就没有按照设计目标工作了。

在RTL级编码时应该尽量避免采用例化标准单元门的方式编码，这不仅降低代码的可读性，当采用新的单元库或者新的工艺时，这些代码就需要反复的修改，综合工具也不会对这些代码进行逻辑优化。

其他问题如：由于没有对所有的条件分支赋值引起潜在的Latch问题、always块中的敏感列表问题，以及阻塞赋值与非阻塞赋值的选择问题很多文献中都提到，就不再赘述。下面提到一个容易被忽视的问题，在定义时序块时，有些信号是需要复位的，有些不需要复位，如果编码时把它们写在一个always块中，综合出来的电路就不是我们设想的。对于那些不需要复位的信号，综合后可能把复位信号连到对应的触发器使能端，这样导致RTL代码和Netlist的行为不一致，而这类问题在形式验证时也没法发现，需要通过大量的门级仿真才可能发现。

ASIC设计应该尽量避免采用Latch作为时序单元，Latch设计潜在的问题，如：如果使能输入端有Glitch，就会导致锁存噪声数据。或者你能够保证数据稳定时间可以包住使能信号，可你很难保证在使能关闭的瞬间D输入端没有Glitch，尤其在接收总线数据的时候。同时，Latch设计还带来STA和DFT的困难，而采用触发器的设计，通过setup/Hold时间的检查报出这些问题。因此，尽管Latch设计有面积、低功耗等方面的优势，由于这些潜在的风险使得设计变得不可控，因此不推荐使用。

尽量避免把时钟当作信号使用，在RTL验证时不会出现什么问题，但是，如果在后端设计的时候忽略了对这些点的时钟skew控制，就会产生意想不到的结果。例如：

例1：

这个代码在RTL级仿真时是不会有任