采用Zynq SoC实现Power-Fingerprinting网络安全性

基于 PC 的概念验证系统能够产生的出色的结果，但由于多种原因，无法作为能够在商业上广泛部署可行系统。PC 系统基本包含一个监视器节点，而每一个现实世界的安装都可能需要几百个监视器节点。对算法性能的要求标明 PC 需要拥有功能强大的高端处理器。因而，其通常将需要风扇散热、相对大型的机柜以及大功率电源。

为了最大限度降低系统的抗扰性，传感器信号的模数转换应在靠近目标的一端进行。目标处理器附近适当的物理空间和电源可用性因各个安装的不同而有所差异，并且对于大部分安装而言，PC 的大小与电源要求过于大型，而无法行得通。尽管 PC 的成本可能较低，但将其余组件与 PC 进行集成所带来的成本和复杂性反而会让导致难以承受的高昂成本。更不必说， PC 会使得监视节点自身更容易受到网络的攻击。

从架构方面而言，一种选择可能是将所有原始数字信息通过标准网络传输到中央处理器或服务器。 但由于 ADC 极高的采样率，支持如此大量数据所需要的网络基础设施在安装时可能会不可用，并且购买和安装不仅复杂而且成本过高。

因此，分布式计算架构是最理想的选择，因为每个传感器都具备一个计算节点。 此外，分布式架构还能在同一单元中将传感器模拟前端和算法处理高度整合在一起，从而降低成本和复杂性。此外，对于大部分安装来说，现有的网络基础设施足以支持目前被认为是超低的数据速率。但是，在采用分布式处理处理的情况下，监控器节点的设计就变得更具挑战性，因为其自身必须满足传感器节点和监控器算法处理的综合要求。

因此监控器节点必须体积小、功耗低、成本低。其必须能够处理和缓冲来自于高速 ADC 的数据，并且还能够满足算法的计算需求。此单元必须足够小才能紧靠目标器件放置，进而不仅能限制线缆长度，而且还可提高传感器的抗扰度。大小和潜在的安装空间限制确定该单元可在无风扇的情况下运行；因而必须设计为低功耗。

由于在需要监控的既定安装中可能有数百个目标器件，因此该单元的成本必须非常低才能保持较低的总体安装成本低廉。很多嵌入式处理器都能够满足上述大部分条件，例如部分基于流行的 ARM® 架构的嵌入式处理器。除了大部分由 ARM 器件实现的低功耗和低成本之外，ARM 产品还拥有更多优势，例如对大型社区的支持、嵌入式操作系统和开发工具的可用性以及针对大部分器件的原生千兆以太网支持。

其中几乎所有器件都欠缺处理原始 ADC 数据的能力（速率高达 8 Gbps）。它们也不具备对该数据进行任何有意义操作的数字信号处理 (DSP) 功能。

充分利用 ZYNQ SOC 以实现 FFP CYBERSECURITY
这些更严格的要求使得 Zynq SoC 理想适用于该应用。Zynq SoC 可在单个全功能器件中将双核 ARM 处理系统与高性能可编程逻辑高度整合在一起。这种组合不但可提供能满足应用的处理需求的异构计算架构，同时还能简化基于 PC 系统的代码移植工作。

Zynq SoC 的处理系统能提供上述嵌入式 ARM 处理器的所有优势，而增加的可编程逻辑也拥有若干优势。它们包含与 ADC 的无缝连接，并且还能够处理 ADC 的全数据速率。此外，Zynq SoC 在可编程逻辑结构中包含几百个 DSP 模块和几万个逻辑模块，能够利用它们对检测和训练算法实现显著加速。Zynq SoC 还可全方位满足针对低功耗、低成本和小尺寸的要求。

通过采用 28 纳米可编程逻辑结构和 ARM 处理系统，器件可实现相对较低的功耗。由于 Zynq SoC 拥有极高的集成度，因而无需采用之前本来所必需的众多支持电路和外设，这不仅能缩小总体系统设计，同时还可降低成本。此外，为了降低风险并加速上市进程，理想的情况是在设计中添加基于 Zynq SoC 的小型模块级系统 (SoM)。

iVeia 公司推出的 Atlas-I-Z7e 理想适用于嵌入式监控器设计，因为其拥有如下优势：极高的性能功耗比（归功于低功耗 Zynq 7020 器件和 LPDDR2 内存）；专用的可编程逻辑内存在无需处理器干预的情况下对 ADC 数据进行缓冲；以及能在工业环境中可靠运行。Atlas 高度灵活的无缝接口可简化基础板设计。此外，SoM 开发套件还包含具备参考设计的免版权信号处理 IP 资源库，其不仅能提供监控器应用代码的主要部分，而且还能快速提升设计功能。图 2 描述了的基于 Zynq SoC 的最终监控器设计。

如何执行计算密集型系统功能
一旦选定硬件，现在的重点将转变成为爸代码从基于 PC 的设计移植到基于 Zynq SoC 的嵌入式平台。由于对 PC 的计算负载具有重要意义，因此必须将 Zynq SoC 的可编程逻辑部分必须用于加速代码并且不能仅充当无缝逻辑。一种可能的方法是将 PC 代码移植到 ARM 处理器，对代码进行概要分析以确定计算瓶颈制定计划以将软件分组为要在可编程逻辑中加速的代码（对比于 ARM 处理器上运行的代码）。但是，在侧重加速上市进程的情况下，我们的最初方法是通过将这些具有等效、随时可用的 IP 核（并且已知为计算密集型）功能转移到可编程逻辑中，从而对设计进行分组。接下来，我们重构并移植了 PC 代码，然后对其余代码进行概要分析以确定是否还需要任何其他加速。图 3 对此方案进行了说明。