数字基带预失真系统中环路延迟估计的FPGA实现

4 系统调试

为了验证所设计模块的正确性，本文对比了输入信号为八音信号且激发了PA的非线性的情况下，Matlab、Modelsim和Signal Tap II中整数倍环路延迟估计模块给出的估计值。其中Matlab中信号的功率谱密度图和延迟估计值如图5所示。

将图5中的信号导入Modelsim SE 6.5c进行时序仿真，仿真结果如图6所示。对比图5、图6可知，本文所设计的实现方法是正确的。

最后把本文所设计的整数倍环路延迟估计模块加入到数字基带预失真系统中，进行系统测试。信号源所产生的信号功率谱如图5所示，在SignalTap II中抓取的结果如图7所示，由图可知，该模块的功能是正确的。

本文针对数字基带预失真系统中的延迟估计问题，提出了一种易于FPGA实现的整数倍环路延迟估计的方法。由Matlab仿真结果可知，本文所提出的方法在信号失真的情况下能正确给出环路延时的估计值，从而证明了该方法的有效性。最后，基于FPGA芯片Stratix II EP2S60F672C4设计实现了整数倍环路延迟估计模块，由Modelsim SE 6.5c时序仿真和SignalTap II的硬件调试结果与Matlab理论仿真结果对比可知，该实现方法是可行的。本文设计的环路延迟估计模块已经应用于数字基带预失真系统。