基于FPGA的VLIW微处理器的设计与实现

写回单元是VLIW微处理器的最后一个单元，它的功能是将执行单元的操作结果写回到寄存器堆中，并在读有效的情况下，输出相应的操作处理数据。该模块设计相对比较简单，要实现写回寄存器堆的数据和该数据的目标寄存器地址，以及读出处理单元的操作处理数据。

2.6 综合仿真与测试

将上述所设计的模块，运用原理图的设计方法，按图2 VLIW微处理模块划分结构进行相应的连接，并选择相应的器件进行编译测试，其仿真测试功能波形如图6所示。图中的波形图添加了中间变量寄存器的波形图，以便能够更好地对比输出波形，分析处理器功能。VLIW微处理器首先将要处理的数据装入寄存器中，利用寄存器寻址的方式，对数据进行相应的16种功能操作运算，然后利用读的功能读出操作处理的数据结果。

在图6中，添加的中间变量是寄存器地址，基本的输入有时钟信号、复位信号、指令、数据。复位信号为低电平时，电路处于有效的工作状态，输出相关的操作数据。运用装载指令对寄存器依次装入数据，在下一个时钟脉冲时，对寄存器的数据进行读出操作，输出数据有效信号输出高电平。

基于FPGA实现微处理器的设计是一个热点，在主流设计中主要模块的划分一般大致相同，主要区别在于主要模块下的小模块划分是完全不相同的，并且实现与设计方式也不相同。在VLIW处理器设计中，细分各个小模块，运用硬件描述语言实现各个基本模块的功能，从而最终实现整个微处理器的逻辑功能，并在开发板进行相应的逻辑分析与功耗分析，为实际DSP并行处理器架构提供一定的参考基础。