基于CPLD的数字延迟线设计

MYCH模块输出信号上升沿可触发MYTFF模块输出反相，MYTFF模块为T触发器，其输出即为数字延迟线信号，该信号同时作为MUX模块的控制输入端控制MUX模块的输出。当DCBA编程设定值为“0000”时，MYTFF输出信号并不是数字延迟线输入信号，即以上设计不能完成零延时，MYSEL模块为信号选择输出模块，在DCBA编程码为“0000”时，输出为延迟线输入信号，否则，输出为编程延迟信号。

图4 EPM3032ALC44-4的I/O布局

4 仿真及波形

本系统采用的CPLD芯片为ALTERA公司的EPM3032ALC44-4芯片，其最高运行频率为227.3MHz。采用MAX+PLUSⅡ10.0软件工具开发。设计输入完成后，进行整体的编译和逻辑仿真，然后进行转换、延时仿真生成配置文件，最后下载至CPLD器件，完成结构功能配置，实现其硬件功能。CPLD芯片EPM3032ALC44-4的各管脚布局如图4所示。其中clk时钟端口采用了芯片的全局时钟端，管脚号为43，输入信号为ms、ds和hv，输出为mso、dso和hvo。各管脚序号见图4所示。

数字延迟线模块编译后进行仿真，所得仿真波形图如图5所示。DCBA编程十进制值为4，延迟线输出信号Sigout相对输入信号Signal刚好由4个时钟周期的延迟。Clk时钟频率设定为f=100MHz,即周期T=10ns，所以延迟时间Δt=4×10=40ns. 延迟线最大延迟误差只是1个字的计数误差，所以时钟脉冲频率越高，误差越小，由于采用的CPLD芯片的最高运行频率为227.3MHz，所以最小延迟误差约为4.5ns。如果采用工作频率更高的CPLD芯片，可进一步提高延迟误差的精度。由定时分析，输入信号到输出信号传播延迟为4.5ns，由时钟信号clk到输出信号的传播延迟时间为9.1ns.

　　5 结论

本文作者创新点：摒弃了传统的采用两个参数完全相同的延迟模块来实现数字延迟线的设计方法，设计了一种由单一模块可同时对脉冲上升沿和下降沿进行延迟的数字延迟线，并采用了CPLD用以实现高速可程控数字延迟线系统的设计。另外，该数字延迟线系统可通过提高晶振频率，采用速度更高的CPLD芯片来进一步降低延迟误差。本文所述系统已完成调试工作并已开始应用于兰州重离子加速器冷却储存环（HIRFL-CSR）的Kicker电源系统中。