基于CPLD的数字延迟线设计

1． 引言

Kicker电源是“九五”国家重大科学工程之一兰州重离子加速器冷却储存环（HIRFL-CSR）的注入引出系统中一个重要组成部分[1] ，电源系统共包括六个分电源，它们需从共同的信号源接收信号，由于要求它们接收到的信号为同步信号而又因为地理位置致使其接收的信号是不可能完全同步的，为使其接收到同步信号需要在各分电源前端各配置一高速脉冲数字延迟线，对输入信号进行调节使经过数字延迟线后所有信号达到同步的效果。数字延迟线要求其延迟时间可调，时间范围为：5ns~300ns。延迟线是用于将电信号延迟一段时间的元件或器件，其广泛使用在雷达、电子计算机、彩色电视系统、通信系统，以及测量仪器中。

随着EDA技术的广泛应用，CPLD已成为现代数字系统设计的主要手段， CPLD的时钟延迟可达到ns级，结合其并行工作方式，在超高速、实时测控方面有非常广阔的应用前景；并且CPLD具有高集成度、高可靠性，几乎可将整个设计系统下载于同一芯片中，实现所谓片上系统，从而大大缩小其体积。CPLD目前正朝着更高速、更高集成度、更强功能和更灵活的方向发展[2]。采用CPLD来实现数字延迟线系统，不但大大节省电路开发费用，而且能提高设计效率，同时还能有效实现电路的数字化与微型化。

　　2 数字延迟线工作原理

数字延迟线是将逻辑信号延迟一段时间的元件或器件。通常数字延迟线的设计思路是通过两个参数完全相同的延迟模块分别对脉冲的上升沿和下降沿进行延迟来达到脉冲信号整体延迟一段时间的效果。而由于实际上不可能存在参数完全相同的延迟模块使得脉冲前后沿的延迟时间不可能完全相同，所以这种设计的数字延迟线的延迟精度不可能很高。如果仅用一个延迟模块就能同时完成脉冲前后沿的延迟，这样就即节省了电路制作成本又提高了延迟线的延迟精度。本文正是基于这一思想并使用CPLD芯片来实现数字延迟线的设计的。

本数字延迟线整体思想是：延迟模块在触发信号上升沿到来时开始工作，逻辑控制电路控制其输出为输入脉冲同相信号或输入脉冲反相信号，逻辑控制电路输出用于触发延迟模块，在延迟线输入脉冲上升沿到来时，逻辑控制电路输出为与输入脉冲同相信号，进而触发延迟模块，在延迟线输入脉冲下降沿到来时，逻辑控制电路输出为与输入脉冲反相信号，该信号刚好为上升沿，进而触发延迟模块进行延迟。同时该数字延迟线设计采用了反馈网络结构，结构更紧凑，更稳定。具体工作原理如下：

图1 数字延迟线电路工作原理时序图

延迟线输入信号A，其反相信号 ，两信号通过逻辑控制模块其输出信号O1与其中一路信号同相，该信号接入可逆计数器模块置位端，当O1信号上升沿到来时触发可逆计数器开始计数，计数器计数结束后输出信号CK触发T触发器使T触发器输出态Q和 反相，输出端Q为该数字延迟线的输出端，其相对输入信号A有可逆计数器计数时间T的相对延迟，同时T触发器的输出端Q和 又作为逻辑控制模块的选择控制信号对信号A和 进行选择。初试状态下延迟线输入信号为低电平，T触发器输出端即延迟线输出端Q也为低电平，此时逻辑控制模块选择输入信号A使其输出信号O1和信号A同相，信号O1输入至计数器置位端，计数器置位端低电平有效，所以O1使可逆计数器处于置位状态，使计数器输出端状态恒处于预置位状态，计数器输出信号不发生改变，即而T触发器输出Q不发生改变，当信号A上升沿到来时，信号O1上升沿同时到来使其变为高电平，高电平触发计数器开始减计数，当计数器计数至0时，计数器输出端经或非门输出的信号CK由低电平变为高电平，该上升沿触发T触发器使其输出端Q反相，由低电平变为高电平，同时T触发器的输出端Q和 作为逻辑控制模块的选择控制信号使其输出信号O1变为与 同相，而此时 为低电平，所以O1信号使计数器处于置数状态输出为预置数，使得CK有变为低电平，T触发器不翻转，所有信号维持此状态不变。当输入信号A出现下降沿，既由高电平变为低电平时，信号 出现上升沿使得O1有低电平变为高电平，O1触发计数器减计数，减计数至0时，使得CK信号由低电平变为高电平，该上升沿触发T触发器使器输出反相，一方面使得逻辑控制模块输出信号变为与A信号同相，处于低电平使计数器处于预置数状态，使得电路状态又恢复到初始状态，当输入信号A又有脉冲到来时，数字延迟线将会重复以上动作；另一方面使得输出端Q出现下降沿，又高电平变为低电平，与输入信号A同相。整个过程来看T触发器输出Q相对输入信号A刚好有一个计数器计数时间Δt的延迟。数字延迟线电路工作原理的时序图如