基于CPLD的数字延迟线设计

延迟线输入信号A，其反相信号 ，两信号通过逻辑控制模块其输出信号O1与其中一路信号同相，该信号接入可逆计数器模块置位端，当O1信号上升沿到来时触发可逆计数器开始计数，计数器计数结束后输出信号CK触发T触发器使T触发器输出态Q和 反相，输出端Q为该数字延迟线的输出端，其相对输入信号A有可逆计数器计数时间T的相对延迟，同时T触发器的输出端Q和 又作为逻辑控制模块的选择控制信号对信号A和 进行选择。初试状态下延迟线输入信号为低电平，T触发器输出端即延迟线输出端Q也为低电平，此时逻辑控制模块选择输入信号A使其输出信号O1和信号A同相，信号O1输入至计数器置位端，计数器置位端低电平有效，所以O1使可逆计数器处于置位状态，使计数器输出端状态恒处于预置位状态，计数器输出信号不发生改变，即而T触发器输出Q不发生改变，当信号A上升沿到来时，信号O1上升沿同时到来使其变为高电平，高电平触发计数器开始减计数，当计数器计数至0时，计数器输出端经或非门输出的信号CK由低电平变为高电平，该上升沿触发T触发器使其输出端Q反相，由低电平变为高电平，同时T触发器的输出端Q和 作为逻辑控制模块的选择控制信号使其输出信号O1变为与 同相，而此时 为低电平，所以O1信号使计数器处于置数状态输出为预置数，使得CK有变为低电平，T触发器不翻转，所有信号维持此状态不变。当输入信号A出现下降沿，既由高电平变为低电平时，信号 出现上升沿使得O1有低电平变为高电平，O1触发计数器减计数，减计数至0时，使得CK信号由低电平变为高电平，该上升沿触发T触发器使器输出反相，一方面使得逻辑控制模块输出信号变为与A信号同相，处于低电平使计数器处于预置数状态，使得电路状态又恢复到初始状态，当输入信号A又有脉冲到来时，数字延迟线将会重复以上动作；另一方面使得输出端Q出现下降沿，又高电平变为低电平，与输入信号A同相。整个过程来看T触发器输出Q相对输入信号A刚好有一个计数器计数时间Δt的延迟。数字延迟线电路工作原理的时序图如图1所示。由图1还可看出，同时T触发器的输出端 也是数字延迟线输入信号 的延迟信号。所以该数字延迟线即可以延迟高电平脉冲，也可以延迟低电平脉冲。

该数字延迟线电路特点总结如下：1、电路结构相对简单，造价低廉。而一般延迟线电路都需要两个完全相同的电路分别完成对输入信号的上升沿和下降沿的等时间延迟以实现数字延迟线的功能[3]，而且也不可能做到两电路参数完全相同。2、逻辑功能强，该延迟线可同时完成高、低脉冲电平的延迟。3、电路为时钟脉冲定时的延迟线，特别适用于数字通信、数字仪表及使用计算机的设备中。电路延时精度仅取决于时钟脉冲CP的周期，受环境温度、电源波动等因素的影响甚微，所以延迟时间非常稳定、精确，最大误差只是1个字的计数误差，时钟频率越大，延迟精度越高。4、电路可编程端即计数器预置数端DCBA可以由程序控制，DCBA端输入不同的BCD码得到不同的延迟时间的延迟线。延迟时间Δt=n×1/f，其中，f为时钟脉冲CP的频率，n为DCBA输入端的BCD码对应的十进制数。5、该数字延迟线的局限是它只能处理比其延迟时间长的脉冲信号，这也是现今数字延迟线的局限[4]，但是该电路并不局限于只能处理占空比接近50%的脉冲信号，而是不受脉冲信号占空比的限制。

　　3 系统实现

图2 系统结构图

高速可程控数字延迟线系统的整体结构图如图所示。Kicker电源需要接收三路信号：主闸流管脉冲信号（MS）、从闸流管脉冲信号（DS）和高压脉冲信号（HV），故需要完成对这三路脉冲信号的可编程延迟。系统采用CPLD完成对三路信号的高速可程控延迟，CPLD外围电路包括晶体振荡器、系统复位电路及DCBA编程。延迟时间Δt由晶体振荡器输出时钟频率f和DCBA编程值共同确定，调节范围为(1 ~ 24-1)/f。DCBA编程值设置值为0000 ~ 1111，当时钟频率f=200MHz时，延迟时间调节范围为5ns ~ 75ns，时间调节精度为5ns。

CPLD芯片包括三路数字延迟线模块，单模块的数字延迟线原理图如图3所示，包括MUX模块、COUNTER_CDL模块、MYCH模块、MYTFF模块和MYSEL模块。数字延迟线模块采用VHDL语言进行编程，程序码较长，限于篇幅，不再给出其VHDL源程序码[5][6]，各模块功能如下：

图3 数字延迟线原理图

MUX模块为逻辑控制模块，输出Q由控制端SEL电平高低选择输出与输入D0同相或反相。COUNTER_CDL为可逆计数器模块，根据DCBA编程设定值对信号进行延迟，MYCH模块将总线信号转换为单路信号，使输出信号仅在总线信号值为“0000”时输出信号为低电平。