FPGA系统设计原则和技巧之：FPGA系统设计的3种常用IP模块

善系统信号完整性的特性。例如，动态可重配置预加重和均衡功能，调整信号以补偿信号经过传送介质的衰减。不同的可编程VOD设置确保了驱动强度匹配传输线电阻和线长。另外，差分片内匹配为中等性能信号提供了合适的接收器和发送器缓冲匹配。

（2）可编程发送预加重模块。

发送预加重块使收发器（SERDES）可以驱动更长的背板或超过1GHz频率下的电缆。在这些频率下，通道损耗是很高的，衰减是很明显的，因为眼图的关闭无法让发送的信号继续传送。预加重信号提升信号的高频部分，补偿传输线的衰减。使用可编程的预加重设置，能够为给定的传输线选择最优的水平（或者在软件设定，或者通过内部或外部信号动态选择），让信号眼图在远端张得最开。

（3）可编程接收均衡器模块。

接收均衡器块使得收发器（SERDES）驱动更长的背板或超过1GHz的电缆。当信号经过接收器均衡器块时，同样可以提升信号的高频部分能量，补偿传输线的高频衰减指标。可编程均衡水平可以根据传输线进行优化（或者在软件设定或者通过内部或外部信号动态选择），让信号眼图在CDR单元输入端张得最开。

（4）发送器和接收器PLL。

每个数千兆位收发器功能块有一个专用发送器PLL和四个专用接收器PLL，提供灵活的时钟拓扑，支持一系列的输入数据流。对于输出传送和接收，这些PLL根据更低速的输入参考时钟生成所需的时钟频率。每个PLL支持4、8、10、16或20的倍增因子。每个外部参考时钟或StratixGX内的各种时钟源都可以驱动PLL。

（5）时钟恢复单元。

CDR从输入串行数据流中提取时钟。恢复的时钟用于采样串行数据流、同步控制解串行器。

（6）串行/解串模块。

SERDES模块将输入的高速串行数据转换为更低速度的并行接口，反之亦然。SERDES模块可以配置为8、10、16或20位并行接口。

（7）模式检测器模块。

模式检测器模块识别输入数据流中的特殊模式。模式检测器包括一个内建的8b/10b的K28间隔符号检测和SONET的A1A2模式检测。在定制模式下，设计者可以创建专用模式。

（8）字对齐模块。

字对齐模块和模式检测器共同识别和调整正确的字节边界。此外，字对齐有一个定制模式，能够从FPGA内核逻辑人工地控制字节对齐。

（9）速率匹配器模块。

在串行数据传输中，发送和接收器件的时钟频率通常是不匹配的。这种不匹配会引起数据以略快或慢于接收器件能解释的速度传送。StratixGX速率匹配器从数据流中插入或删除如传送协议中定义的可移除的符号，解决了恢复时钟和PLD逻辑阵列时钟的频差，而不会丢失传送的数据。StratixGX数据匹配器为使用8b/10b编码数据的系统进行了优化。

（10）信道对齐器。

信道对齐器消除了实现4个收发器XAUI协议相关的信道至信道的偏移。信道对齐器消除4信道的偏移，为内核逻辑建立了可靠的以太网XGMII接口。

（11）8b/10b编解码器。

8b/10b编解码器模块将8比特的数据转换为10比特的数据，反之亦然。该算法平衡了串行数据流中“0”和“1”的数量，增加了变换密度，因此更易于接收器恢复串行数据。

（12）同步器。

同步器补偿了并行收发器接口和FPGA内核逻辑之间的相位差。

（13）内建自测。

BIST为收发器提供了一组强大的诊断能力。它包括伪随机二进制序列（PRBS）和其他图案的生成器和检查器。BIST也提供了4个环回配置用于系统诊断。