基于FPGA自适应数字频率计的设计

EDA(电子设计自动化)代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”(Top Down)的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路(ASIC)实现，然后采用硬件描述语言(HDL)完成系统行为级设计，最后通过综合器和适配器生成最终目标器件。FPGA可以通过软件编程对目标器件的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠性高等特点，数字设计在其中快速发展，应用这种技术可使设计过程大大简化。VHDL语言最大的特点是描述能力极强，可以覆盖逻辑设计的诸多领域和层次，并支持众多的硬件模型。其特点包括：

(1)设计技术齐全，方法灵活，支持广泛;

(2)系统硬件描述能力强;

(3)VHDL语言可以与工艺无关地进行编程;

(4)VHDL语言标准、规范，易于共享和重用。

2.2 系统设计

设计采用实验教学中常用的altera公司的FLEX10K10系列芯片，该芯片的反应时间可达ns级，频率计的测频范围可为1Hz～999MHz。系统在兼顾测量精度和测量反应时间的基础上，实现了量程的自动转换，测量可以全自动地进行。其控制和逻辑电路是基于quartus II和VHDL语言进行设计，外部电路相当简单。图3是本设计的顶层示意图。设计主要由分频模块、控制模块、锁存模块等共七个模块组成。脉冲信号由fsin引脚输入到cntrl模块，由clr引脚和fdiv输出信号q共同决定fsin的有效性，并由cntd实现自适应控制，当fsin的频率高出或低于某个量程，cntrl模块会根据具体的值选择相应合适的量程(本设计共有分为1~9999Hz、10~99.99kHz、100~999.9kHz、1M~999M等四个量程)。再经由lock锁存之后，由dspnum选择具体的通路，由dspsel和disp实现动态扫描显示，扫描显示模块有dspsel控制七段数码管的片选信号，间锁存保存的BCD码数据动态扫描译码，以十进制形式显示。以上的各功能模块都是在FLEX10K10中，用VHDL予以实现的，较之以往的传统型电路更为简单，更易于实现频率计的小型化、微型化甚至芯片化设计。

顶层示意图中的各模块用VHDL语言生成后，再生成图3所示的示意图，经编译链接之后就可以下载到系统中。再在外部扩展信号采集和相应的数码显示电路，就可以完成一个相对简单的数字频率计。图4是系统的整体框图。

信号从被测信号输入处输入到波形整形电路后，经过FPGA算法处理，再由数字显示部分输出。在数字显示部分根据不同的档位，可以把相应的单位加入即可，人一档时单位为Hz，二档时为kHz，其余类推。

此外，在硬件电路设计时，应注意FPGA的接口部分，包括电平转换、标准CPU接口等等。比如FPGA器件的I/O电压不能达到TTL电平，则需要添加必要的电平转换芯片，即通常指的Transceiver。又如，驱动LED等功能的需要是经常遇到的，但FPGA器件的驱动能力不一定能够满足需要，因此提供驱动能力也是设计时需要考虑的问题之一。同时，时钟设计是FPGA设计的核心问题之一，时钟系统的不稳定和不合理，往往不能发挥器件的全部功能和潜力，严重时还会导致系统失败。对于多时钟、多速率系统，如何做到全局同步设计、保证时延特性、达到设计速率等，对系统成功都是极为关键的。

　　3 结束语

本文在介绍了频率计的基本原理的基础上，阐述了如何基于FPGA设计和实现自适应频率计的设计，并且给出了完整的设计过程，以及针对设计中应该注意的问题加以说明。其外，如果使用更高频率的FPGA芯片，频率计的量程上限可以进一步的提高。