高速PCB互连设计中的测试技术

做隔离，以减小噪声干扰。而实际设计中，经常会出现去除隔离电感(磁珠)，电源地噪声反而减校这是由于电感(磁珠)与其它滤波器件产生谐振。为了避免这种情况的发生，有必要对电感(磁珠)建模并仿真以避免谐振。业界常用的电感(磁珠)建模方式也是采用网络分析仪，具体方法与电容建模相类似，不同之处在于电感(磁珠)建模时采用串联方式，电容建模时采用并联方式。

上面的几种无源器件的建模主要应用在信号完整性和电源完整性方面，近些年emi的仿真分析正逐步发展，关于emi无源器件的测试建模也逐渐成为互连设计的重点。如图1所示为电容的阻抗曲线。

电源完整性测试

随着芯片功率不断升高，工作电压不断降低，电源地噪声逐渐成为互连设计中关注的对象。从测试对象的角度，电源完整性测试可分为两部分，电源系统特性测试和电源地噪声测试。前者是对系统供电部分性能的测试(无源测试)，后者是直接测试系统工作时的电源地噪声(有源测试)，同步开关噪声也可归类为电源地噪声。

测试电源系统性能时，通常使用网络分析仪，测试对象是电源系统的self-impedance和transfer-impedance。一般情况下，电源系统的阻抗均远小于网络分析仪系统阻抗(50欧姆)，所以测试时只要做直通校准就可以了，利用公式s21=z/25就可以得到电源系统的阻抗。图2所示为某单板电源阻抗特性。

测试电源地噪声可以使用频谱分析仪和示波器，频谱分析仪的输入端口不能接入直流分量，因此在测试电源地噪声时，必须在测试夹具中串连dc-blocking。频谱分析仪的输入阻抗为50欧姆，电源地网络的阻抗一般为毫欧姆级，所以，测试夹具不会对待测系统产生影响。示波器的输入阻抗随设置的不同而改变，以泰克公司的tds784为例，其低频截至频率随耦合方式和系统阻抗变化而变化，如表2所示。

上面所描述的方法都是测试单板上的电源地噪声，而真正影响芯片工作的是芯片内的电源地噪声，这时需要借助同步开关噪声测试来确定芯片内的电源地噪声。设芯片有n个io端口，令其中一个保持静止，另外n-1个同时翻转，测试静止网络上的信号波形，即同步开关噪声。同步开关噪声中既包括电源地噪声，也包括封装内不同信号之间的串扰，目前没有办法将二者完全区分开。

表2：示波器输入阻抗随设置而改变

时钟信号抖动的测试

在一些高端产品中，抖动逐渐成为影响产品性能的重要指标，这里仅对如何利用频谱分析仪测试时钟信号抖动及问题定位做简单介绍，关于数据信号的抖动测试暂不涉及。

在大多数系统中，时钟都是由晶振或锁相环产生。时钟信号的抖动测试比较简单，不需要高端的测试仪器，使用常用的频谱分析仪就可以做问题定位。理想的时钟信号的频谱是干净的离散频谱，仅在时钟频率的倍频上有分量。如果时钟信号出现抖动，在这些倍频的附近会出现旁瓣，抖动大小与这些旁瓣的功率大小成正比。

利用频谱分析仪测试时钟抖动的具体方法是在时钟信号链路上任意找一个可测试点，将该点信号通过dc-blocking连接至频谱分析仪，观察测试结果。由于测试夹具是线性系统，因此，不必担心产生新的频谱分量。前面提到时钟都是由晶振或锁相环产生，在这种情况下，引入时钟抖动的重要原因是晶振或锁相环的电源噪声。利用前面介绍的方法测试所得的晶振或锁相环的电源噪声，与时钟频谱中的旁瓣做对比，基本可以确定出导致时钟抖动的原因。问题的解决办法是根据时钟频谱旁瓣，重新设计晶振或锁相环的滤波电路，在一般情况下，这些问题可以通过合理选择滤波电容解决。

designcon2005的技术方向

designcon是每年互连技术领域的第一次大会，每年的大会上在今年designcon2005中，主要有以下一些技术发展趋势：

a.单纯的电源完整性的仿真与测试在业界已经有很多应用，不再是分析工作中的难点。

b.电容和电感(磁珠)的建模已经在业界推广，其方法已经较为完善。

c.互连设计的重点向封装移动，板级分析已经较为成熟，同步开关噪声的仿真与测试逐渐成为业界关注的问题。

d.抖动(jitter)的测试方法及标准逐渐成为业界关注的问题，大会上有多家测试设备供应商推出自己的抖动分析仪。

总结

本文简要的对目前互连设计领域的测试对象和测试方法做了简要的介绍。随着信号速率的不断提高，逐渐出现一些新的测试内容，其中包括电源地噪声、无源器件建模、抖动等内容。作者根据自己的工作经验，提出了对于这些新的测试内容的测试方法。在传统的信号波形测试中，主要应考虑减小地线长度，以避免pigtail耦合入噪声，降低测试精度。在未来的互连设计中，由于信号工作频率提升，工作重点将向芯片封装转移，相关