基于LabVIEW FPGA模块的FIFO深度设定实现

读取数据，并循环查询FIFO剩余空间的大小，当剩余空间大于数组长度时，数据写入FIFO当没有足够的空间时，数据保留到下一个循环，满足条件后再写入FIFO;最后关闭FIFO应用，处理错误。

当输入数组长度分别为300和1 000，形状如图7所示的波形时，输出数据的波形如图8所示。由于AD9857上变频的原因，使得输出波形在输入的矩形包络中带有载波，载波频率为60 MHz。根据表1中的数据可以得出结论：此处的编程和上述实验的结果是一致的，即FPGA输出频率为10 MHz，数组长度大于500时，系统数据的输出是连续。同时此结果也表明本文中的LabVIEW程序实现了数据的连续传输。

5 结语

通过设定合适的FIFO深度，实现了数据的连续传输，为后续的工程设计奠定了基础。该设定FIFO深度的方法也对其他使用LabVIEW FPGA模块的工程设计具有一定的参考价值。