新型高可靠性低功耗6管SRAM单元设计

摘要：提出一种新型的6管SRAM单元结构，该结构采用读／写分开技术，从而很大程度上解决了噪声容限的问题，并且该结构在数据保持状态下，采用漏电流以及正反馈保持数据，从而不需要数据的刷新来维持数据。仿真显示了正确的读／写功能，并且读／写速度和普通6管基本相同，但是比普通6管SRAM单元的读／写功耗下降了39％。
关键词：静态噪声容限；漏电流；低功耗；可靠性

0 引言
近40年的CMOS器件不断缩小，以求达到更高的速度，更高性能和更低功耗。静态随机存取存储器(SRAM)凭着其高速和易用性的优势，已被广泛应用于系统级芯片(SoC)。据国际半导体技术蓝图(ITRS)的预测，到2013年内存将占到SoC面积的90％，这将导致了芯片的性能越来越取决于SRAM的性能。但是，随着CMOS技术的进一步发展，由此需要降低电源电压和阈值电压，而这一系列举措势必会降低SRAM单元的稳定性。另外，在深亚微米情况下，工艺环境以及随之带来的参数变化也会大大影响SRAM单元的稳定性。
在传统6T-SRAM结构里，数据存储节点通过存取管直接连接到位线上。这样在读过程中，由于存取管和下拉管之间的分压作用会使存储节点数据受到干扰，另外由于这种直接读／写机制会使存储节点很容易受到外部噪声的影响从而可能导致逻辑错误。
除了数据的稳定性问题之外，不断增大的芯片漏电流也是另一个需要考虑的问题。在现代高性能微处理器，超过40％的功耗是由于泄漏电流引起的。随着越来越多的晶体管集成到微处理器上，漏电功耗的问题将会更加突出。此外，漏电是待机模式下惟一的能耗来源，SRAM单元是漏电流的一个重要来源。
本文在分析传统6T-SRAM基础上，并基于以上考虑，提出了一种高可靠性低功耗的新6管SRAM单元。由于读电流与噪声容限的冲突，这个结构采用读／写分开机制，将存储节点和读输出分开，从而不会使位线的波动干扰到存储节点的值；另外，每次读或写过程中，只需要一个位线参与工作，因此相比较而言，降低了功耗，仿真结果显示这种结构读／写速度也和普通6管SRAM相差无几。

1 6T-SRAM存储单元简介
6管存储单元结构如图1所示。

1．1 6管单元结构及工作原理
6T-SRAM单元结构晶体管级电路如图1所示，它由6个管子组成，整个单元具有对称性。其中M1～M4构成双稳态电路，用来锁存1位数字信号。M5，M6是传输管，它们在对存储器进行读／写操作时完成将存储单元与外围电路进行连接或断开的作用。对单元的存取通过字线WL(Word Line)使能，字线WL为高电平时传输管导通，使存储单元的内容传递到位线BL(Bit Line)，单元信息的反信号传递到位线，外围电路通过BL和读取信息。写操作时，SRAM单元阵列的外围电路将电压传递到BL和上作为输入，字线WL使能后，信息写入存储单元。
1．2 静态噪声容限SNM
静态噪声容限SNM是衡量存储单元抗干扰能力的一个重要参数，其定义为存储单元所能承受的最大直流噪声的幅值，若超过这个值，存储节点的状态将发生错误翻转。随着数字电路不断发展，电源电压VDD逐渐变小，外部噪声变得相对较大。如图1所示的6T-SRAM，在读操作中有一个从存储节点到位线BL的路径，当存取管开启，BL和存储节点直接相连。因此，外部的噪声很容易破坏数据，噪声容限受到前所未有的挑战。

2 新型6T-SRAM存储单元简介
针对以上问题，提出一个新型6T-SRAM存储单元结构，如图2所示。NMOS管M5和M6负责读操作，NMOS管M1，M4，PMOS管M2，M3完成写操作，读／写操作的时候只有1个位线参与工作，因此整个单元功耗减小很多。

(1)空闲模式
在空闲模式下，即读操作和写操作都不工作的情况下，当O存在Q点时，M3打开，Qbar保持在VDD，同时M2，M4是关闭的，此时Q点的数据0可能受到漏电流IDS-M2漏电堆积，从而在Q点产生一定电压，甚至可能导致Q点数据翻转，产生错误逻辑。因此要利用M1管的漏电流，主要是M1的亚阈值电流，为了这个目的，需要在空闲模式下将位线拉到地，同时将字线WL保持在亚阈值工作的条件下，这样就可以无需刷新正确存储数据0。当1存在Q点时，M4，M2打开，在Q和Qbar之间有正反馈，因此Q点被M2管拉到VDD，Qbar被M4管拉到地，但是此时M1管是处在亚阈值条件下，因此有一条路径从VDD到，这会导致Q点数据不稳定，甚至有可能翻转，由于流经M2的电流远远大于流经M1的电流，数据相对还是比较稳定的。另一条位线BL拉到地，在空闲模式下读路径这端漏电流很小，可以忽略。
(2)写循环
写1操作开始，WL高电平打开M1管，读控制管RL关闭，充电使得=1，BL=0，Q点开始充电到1(此时由于NMOS管传递的是弱1)，从而打开M4管，使Qbar=0，同时正反馈打开M2管，将Q点保持在强1；相反，写0操作的时候，位线放电到=0，打开字线WL，Q=0，同时打开M3管，Qbar=1。在结束写操作后，单元进入空闲模式。
(3)读循环
读操作主要由M5，M6管负责，Qbar连接到M5管的栅极，BL充电到高电平。读1的时候，Q=1，Qbar=0，M5关闭的，因而灵敏放大器从BL读出的是1；当读0操作的时候，WL字线关闭的，RL开启，Q=0，Qbar=1，管子M5开启，M5管和M6管共同下拉BL，读出数据0。在结束读操作后，单元进入空闲模式。
2．1 噪声容限
噪声容限是在没有引起单元翻转前提下引入存储节点的最大噪声电压值。在读操作的时候，噪声容限对于单元的稳定性更加重要，因为在传统的SRAM中读噪声容限和读的电流是冲突的，提高读电流速度的同时会降低读噪声容限为代价，所以在传统SRAM结构中，读电流和读噪声容限不可以分开独立调节，两者是相互影响制约的。而新结构采用独立的读电流路径，不包括存储节点，因而在读操作的时候，位线上的电压波动和外部噪声几乎不会对存储节点造成影响，从而大大的增加了读噪声容限。
2．2 漏电流
从以上分析可知，当数据存0的时候，新型6T-SRAM是通过M1管的亚阈值电流来保持数据的；当数据存1的时候，由于M2，M4的正反馈作用，并且在空闲状态下M1处于亚阈值导通状态，所以存在从电源电压到地的通路，这些都会导致漏电流的增加图3显示了这条路径。在大部分数据和指令缓存器中，所存的值为0居多，分别占到75％和64％。基于这些考虑，在标准0．18μm CMOS工艺下，对普通6T-SRAM和新型6T-SRAM进行了平均漏电流仿真。传统6T-SRAM漏电流为164 nA，新型6T-SRAM漏电流为179 nA，新型SRAM比传统的大9％，这是可以接受的范围因为新型SRAM采用漏电流保持技术，从而不需要数据的刷新来维持数据，另外漏电泄露不会在Q点产生过高的浮空电压，因而数据更加稳定。