在ZVS拓扑中选择最优的死区时间

算三个时间间隔：

用来计算T_GSP的C_iss0不是从数据表里找来的，只是当MOSFET完全导通，V_ds = 0V情况下的数值。对于具有极高元胞密度、沟槽式栅极和电荷均衡结构的超低R_DS(ON) MOSFET，C_iss0可能比在中压条件下的C_iss高4到5倍。这里没有功率损耗，但这段间隔时间会占到可用死区时间的主要部分。T_GPT的计算公式定义了根据驱动状况实现关断过程中的总电压上升时间和电流下降时间。这是不充分的粗略估算，因为电流下降时间取决于很多外部参数，例如PCB印制线的电感、封装的源电感及输出电压。这些因素决定了在栅极驱动上的初级环路电流的di/dt。然而，这里要关注的焦点问题是输入MOSFET在达到零电压状态，可以用过另一种方式来确定这种状态。既然高边MOSFET里的电降到零，流在低边MOSFET里的电流分量也为零。这样就可以简单地估算输出电容放电所需的时间，大约是L_pcb 和 C_oss的一个谐振周期的四分之一。

假设PCB印制线的电感远小于泄漏电感Llk，在TDSD时间内，变压器的回路电流不变。有了这个假设后，我们就可以描述死区时间T_dt的完整时序要求。

对于具有高V_th的器件来说，最终的计算结果有点保守。在栅极电压达到V_th前的上升时间要更长一些，这段时间会加到死区时间里。

在IBC转换器上的测试结果

上面的分析已经在SiR882ADP得到验证，这款高性能MOSFET定位在高频DC-DC转换器。器件的相关规格见表1。测试平台是在200kHz下工作的48V~9.6V IBC转换器。最初的设计把死区时间设定为20ns。根据表1的数值，显然这个死区时间是足够的。

图5a至图5c显示的是50ns、75ns和20ns这三个不同死区时间的开关节点的波形。图6显示的是整个转换器的功率损耗，功率损耗是不同死区时间的函数。最小损耗的最优开关发生在死区时间为50ns的情况下，跟计算结果一样。在20ns死区时间时，低边MOSFET导通，开关节点电压为Vin，会产生共通损耗。75ns情况下的波形看起来很清楚，具有额外的安全裕量，二极管导通的时间也增加了。图6显示了这个影响：随着电流加大，二极管损耗逐步增加。

直接使用新部件前要谨慎对待

常见的情况是，设计者在现有的设计方案里尝试使用很好的新部件。同样常见的是，设计者仅仅是把新部件放到现有部件的位置上，然后跑一个自动效率测试程序。不幸的是，测试结果几乎是根本靠不住的。如上面看到的，功率损耗在很大程度上取决于死区时间与器件参数匹配得如何。采用高密度沟槽工艺MOSFET具有非常低的R_dson，但是C_issO、Q_gd和Q_oss较大。这些器件具有更好的优值系数(FOM)和更高的效率，设计者需要对电路进行细致的调整，才能实现这些器件的全部潜在性能。把这些器件直接放到现有的电路里进行评估，而不考虑各自的开关参数，将导致错误的结果，设计者也找不到更好的方案来提高整体性能。

在同样的电路里，可以比较三个不同的器件，对此进行进一步的说明。表2是计算出的SiR882ADP的最佳死区时间，及其他两个样品的死区时间。图7显示的是所有器件在不同死区时间下测得的效率。样品H是用在IBC转换器的原装器件，死区时间为20ns。这个器件的栅极阈值电压V_th最高，能更好地抵御击穿，甚至是在缩短死区时间的情况下。更低Rd_son的器件的效率更差，仅仅是因为这些器件被用在并不是为它们设计的电路里。样品F的Rdson几乎只有一半，但效率只是略微高一点。在加到50%左右负载时，实际的效率比R_dson最高的器件还要差。SiR882ADP在20ns死区时间下的效率也很差，但是在最优的50ns时间时，充分显示出其优点。

结论

不同于硬开关转换器，像IBC或移相桥式整流这样的ZVS设计方案必须在开关转换周期内严格的死区时间限制条件下工作。在器件关断的时候，如果死区时间不够长，会导致失去ZVS状态，降低效率，在最坏的情况，器件会由于击穿而失效。即便是同一家制造商的产品，一种器件技术和另一种器件技术所要求的最短死区时间都是不一样的，但很容易使用公开发布的器件参数来计算出最短的死区时间。通过本文的分析来优化死区时间，能够帮助工程师发现各种器件技术的优点，甚至使那些过时的设计方案也能达到更好的性能。