基于DDS的励磁恒流源设计

摘要 针对某型磁性材料性能测试仪激励恒流源的具体要求，采用了基于直接数字频率合成技术的信号发生器设计方法，重点研究了由FPGA设计DDS信号发生器的系统设计原理、硬件构成，以及在Quartus开发环境下。采用硬件描述语言Verilog HDL完成信号发生器的累加器、波形存储表、幅度控制及滤波控制功能，并使用Modelsim进行仿真分析。实验结果表明，该信号发生器能较好地产生所需激励信号，符合设计技术指标。
关键词 直接数字频率合成；现场可编程门阵列；信号源；磁性测量

随着信息技术的发展，磁性材料广泛运用于通信、电力、信息、交通等领域中。磁滞回线是磁性材料中重要的磁性参数之一，是铁磁材料的本质特征。通常运用于与磁性材料有关的计算和研究中，对工业生产和科学研究具有重要的指导意义。材料的磁滞回线通过B-H测试仪可以测量得到，测试仪以电磁感应原理为基础，通过励磁电源对软磁材料样品的初级绕组加一定频率和幅度的电流，次级绕组两端将会产生感应电动势，对初级励磁电流和次级感应电动势实施同步实时采样。根据安培环路定理和电磁感应定理计算磁场强度H和磁感应强度B，进而可以计算动态回线，动态磁化曲线、铁损、动态磁导率等参数。励磁信号源主要包括正弦信号发生电路和功放电路两部分。目前励磁电源信号发生部分通常采用直接频率合成技术，主要功能电路由压控振荡器(VCO)、倍频器、分频器、混频器和滤波器等构成，整个系统采用开环控制，即输入设定值→频率合成→功率放大→输出励磁电流。这种结构给励磁电源带来以下不足：(1)由于采用外部压控振荡器，励磁信号的频率范围受到限制，一般约为50 kHz。(2)系统使用开环控制，系统精度依赖于各组件的精度和稳定性，使得励磁电流的幅度精度和稳定性较差，仪器抗干扰性不强。(3)采用直接频率合成技术，系统中有大量模拟电路，导致系统体积大、重量大、耗电高、可靠性差。
为此，文中提出一种基于FPGA的DDS信号发生器。信号发生电路采用直接数字频率合成技术，即DDS(Direct Digital Frequency Synth-esis)。它是以全数字技术，从相位概念出发，直接合成所需波形的一种新的频率合成技术。是将先进的数字处理技术和方法引入信号合成领域，把一系列数字量形式的信号通过数／模转换器转换成模拟信号，在时域中进行频率合成。直接数字频率合成器的主要优点是：输出信号频率相对带宽较宽；频率分辨力好、转换时间快；频率变化时相位保持连续；集成度高，体积小，控制方便等。整个信号源系统采用数字闭环控制，通过对励磁电流瞬时值经PID闭环控制，使得励磁电流可瞬时跟踪给定幅值，加快系统动态响应，提高非线性负载适应力，其较传统的信号源能更好地满足磁性测试设备的需求。

1 DDS的工作原理
DDS的工作原理如图1所示。主要有以下基本部件：相位累加器；相位-幅度变换器，即正弦查表ROM；D／A转换器和适当的滤波器等滤波器。相位累加器是DDS系统的核心是相位累加器，它由一个加法器和一个相位寄存器组成，相位累加器在参考时钟的作用下，按频率控制字为步长不断累积，累加结果产生递增的传递给正弦查表ROM。正弦查询表中存储了一个周期正弦波在各相位点对应数字幅度信息。由于相位累加器的输出连接在波形存储器(ROM)的地址线上，因此其输出的改变就相当于进行查表。这样就可把存储在波形存储器内的波形抽样值经查找表查出，然后送至D／A转换器，经D／A转换器产生一系列以时钟脉冲为抽样速率的电压阶跃。滤波器则进一步平滑D／A转换器输出的近似正弦波的锯齿阶梯波，同时衰减不必要的杂散信号，使输出为要求的光滑波形。

由于相位累加器字长的限制，相位累加器累加到一定值后，其输出将会溢出，这样波形存储器的地址就会循环一次，即意味着输出波形循环一周。故当频率字取不同值，就可以改变相位累加器的溢出时间，从而在时钟频率不变的条件下改变输出频率。
设频率控制字为K，系统参考时钟为fc，相位累加器位数为N，输出频率为fo，则可以得到输入与输出的关系为

当K=1时，可以得到DDS的频率分辨率


2 励磁恒流源的硬件设计
励磁信号发生器电路系统主要由基于FPGA的DDS电路、MCU控制电路、DAC电路、低通滤波器(LPF)、人机接口、系统时钟和系统电源构成。系统框图，如图2所示。

2．1 基于FPGA的DDS电路
2．1．1 相位累加器
对于利用FPGA设计DDS信号源，相位累加器是决定DDS电路性能的一个关键部分。相位累加器是由N位累加器和N位寄存器级联构成，每来一个时钟脉冲，相位寄存器采样上个时钟周期内相位累加器的值与频率控制字K之和，并作为相位累加器在这一时钟周期的输出。由式(2)可知，相位累加器的位数N越大，得到的频率分辨率越小，但在较高的工作频率下，会产生较大的延时不能满足速度的要求。在时序电路中，通常采用流水线技术来提高速度，代价是增加寄存器的数量，多占了FPGA的资料。综合考虑，采用32位累加器，四级流水线结构。
2．1．2 相位-幅度变换器
相位-幅度变换器是由ROM构成，它把相位累加器的输出的数字相位信息变换成正弦波值。在FPGA中，ROM一般是由EAB来实现，并且ROM表的尺寸与地址位数或数据位数成指数增加的关系，因此相位-幅度转换器的设计是影响DDS性能的另一个关键，在满足信号设计指标要求的前提下，主要在于减少资源开销。考虑到本设计只需要输出正弦信号，正弦波信号关于点(π，0)奇对称，只需存储1／2周期的波形数据，又根据在左半周期内，波形关于直线x=π／2成偶对称，因此只需要存储1／4周期的正弦函数值，就可以通过适当的变换得到整个正弦码表，这样可以节约3／4的资源。
2. 2 低通滤波模块
DDS有一个明显的缺点，即输出频率越接近Nyquist带宽的高端，采样点数越少，其输出的杂散干扰就越大。输出波形具有大量的谐波分量和系统时钟干扰。为得到所需频段内的信号，需要在DDS输出端加一滤波器来实现，而低通滤波器能较好地滤除杂波，平滑信号，所以低通滤波器的设计尤为重要，滤波特性的优劣对输出信号的性能起重要的影响。
为取得较好的滤波效果，滤波器采用了由四选一模拟开关和精密运算放大器分段滤波的方式：采用巴特沃斯有源低通滤波器，该滤波器通带内幅度很平坦，滤波电路为二阶巴特沃斯低通滤波电路，滤波器频段参数的选择由FPGA输出的控制信号nINH，S0，S1控制模拟开关的选通实现。