FPGA系统内部逻辑在线测试技术研究

部EEPROM用于存储USB设备的特定信息，通过EECS、EESK、EEDATA来完成数据的写入和读出。

在调试中，按照上述SignalTapⅡ的使用步骤，在编译后的工程中添加STP文件，并对文件进行设置。首先设置采样时钟gclk，系统时钟采用32.768 MHz；然后添加采样深度的设置，设为2 K；最后在STP文件中将Buffer AcquisitionMode分别设为连续存储和循环采样存储两种模式进行验证。连续存储方式记录采样操作的连续过程，而在循环采样存储方式下SignalTapⅡ记录多次采样时刻数据。

当外部实验开发系统连接好后，进行编译下载。单击SignalTapⅡ面板上的Autorun Analysis按钮，启动SignalTapⅡ进行采样和分析，此时就能从SignalTaDⅡ数据窗通过JTAG口观察到来自实验板上FPGA内部的实时信号，该实例的输出信号如图5所示。

实际中将遇到许多竞争处理和不完善的地方，然而由于使用了SignalTapⅡ工具，所以能直观地看到内部的逻辑状况，这大大减少了开发周期，并能顺利地进行调试。

　　5 结语

Quartus中的SignalTapⅡ工具成功克服了传统逻辑分析仪的缺点，提供了一个测试器件的很好途径，还具有实时可视性，大大减少了调试、验证过程花费的时间，加快了设计周期。通过对CycloneⅡ系列EP2C8Q208C8进行实验，证实该测试手段大大提高了系统的调试能力，效果很好。但需注意的是，它是一块自主逻辑，需要占据FPGA资源。比如RAM，LE等，资源消耗量与需采集的数据量成正比。因此不能无限制地采集信号，一般采集信号的深度不大。再者，由于时钟的限制，无法看到有毛刺的现象，实际应用中也存在一定的限制。另外，SignalTapⅡ工作在JTAG方式，调试完成后，需将SignalTapⅡ移除设计，以免浪费资源。