嵌入式逻辑分析仪在FPGA时序匹配设计中的应用

器中进行缓存的，存储器的写使能信号为输入数据的数据有效信号。由于该数据延时了9个clk38时钟，存储器的写使能控制信号也应延时9个clk38时钟生效。

　　时序匹配设计及测试波形

基于D触发器的延时功能，设计了如图5所示的时序匹配模块，解决了上述位面分离操作与写存储器控制信号的时序匹配问题。图5中，flag为数据的有效信号标志，高电平时数据输出有效；Clk156为点时钟38MHz的四倍频时钟，Flag_delay8和flag_delay9分别是flag延时8个clk38时钟和9个clk38时钟的新的数据有效信号标志。

根据理论计算，一个D触发器会带来一个clk156的时钟的延时，那么要延时9个clk38的时钟必须使用36个D触发器。实际上，D触发器固定的建立时间、保持时间，也会带来系统延时。根据Signal Tap II采集的波形对D触发器的个数进行适当的删减，达到了精确的9个clk38时钟的延时，最后的时序匹配模块由34个D触发器构成。

图6为时序匹配模块的内部框图。D触发器D端口接flag，clk端口接clk156，第30个和第34个D触发器Q端口分别连接Flag_delay8和flag_delay9。该时序匹配模块采用四倍于clk38的clk156作为驱动时钟，以确保延时信号的相位延时足够精确。

图7为Signal Tap II采集时序匹配模块的波形输出。其采样时钟为38MHz，采样深度为4K bit。rgb_regroup_output[23..0]为位面分离后红色输出的数据。可以看出，输出数据在flag_delay9的上升沿开始由FFh(高阻)变成有效数据00h，达到了数据和控制信号的完全同步。

　　性能分析

把该时序匹配模块加入工程，重新综合布局布线，下载到全彩LED大屏同步显示控制系统的接收板上，Quartus II编译报告中除了占用部分内部存储器资源和LE资源，其它的(如I/O引脚的利用率)都没有变化。观察LED大屏显示效果，图像清晰稳定，证明了该时序匹配模块的可行性。

该时序匹配模块仅为LED同步显示控制系统中一个最简单的模块，用于示例说明嵌入式逻辑分析仪Signal Tap II在FPGA时序匹配设计中的应用方法。应用Signal Tap II还能解决各种各样的问题，如外部存储器的双向数据口的实时波形检测、驱动模块的并串转换波形等。使用Signal Tap II有如下优点：

·不占用额外的I/O引脚。利用Signal Tap II成功的采集了FPGA内部信号的波形，如flag,flag_delay8,flag_delay9等都为FPGA内部寄存器信号。

·Signal Tap II为硬件板级调试工具，它采集的波形是工程下载后的实时波形，方便设计者查找引起设计缺陷的原因。

·节约成本。Signal Tap II集成在Quartus II软件中，无需另外付费。

使用Signal Tap II时应注意：

·用Signal Tap II 采集数据时，应符合采样定律，即采样频率必须是信号最大频率的两倍或更高，否则采集到的波形会失真或者是一条全低的直线。

·采样深度决定了每个信号可存储的采样数目，信号的数量和采样深度的乘积不能超过所选FPGA芯片内部RAM的大小，添加待观察信号、设置了采样深度后，可以根据Signal Tap II的Instance Manager 窗口观察内部存储资源的使用情况。如果观察的信号数量多，采样深度设置受到限制，此时灵活设置触发条件相当必要。图4和图7采集的波形都是以设置RGBdin[23..16]为00h为触发条件，如图4，7中的虚线所示。

·Signal Tap II必须工作在JTAG方式，调试完成后应将Signal Tap II文件移除，以免浪费FPGA资源。

　　结语

时序匹配是FPGA电路设计中的一个重要问题，介绍了一种应用嵌入式逻辑分析仪Signal Tap II捕获FPGA内部信号波形的方法，通过比较分析采集的数据，可得出精确的延时信息，指导FPGA时序匹配的设计。

以LED全彩大屏同步显示控制系统中显示驱动控制部分的位面分离模块为例，在嵌入式逻辑分析仪Signal Tap II的时序测试结果的指导下，设计一个由34个D触发器构成的时序匹配模块，经实际电路的波形测试证明，信号时序匹配良好。