连续时间Sigma-Delta模/数转换器(上)

并行比较器，它们是由极正和极负的模/数转换器参考电压来驱动。每一条电阻梯均被设计成与其邻居有一个LSB的距离，以容许旁边的比较器能以最少一个LSB来辨别输入。所有比较器的输出会形成一个温度计代码，而这代码则会被转化成一个二进制的数字输出。

对于N位的分辨率，闪速模/数转换器需要使用2N-1比较器，而这种比较器一般只限于使用在低分辨率的应用。因为每一个增加的分辨位都会将比较器的功率和面积增大一倍。此外，位的增加也会同时提高对比较器准确性的要求。因此，闪速转换器一般都会被限制在8位的分辨率。在闪速模/数转换器的设计当中，大部份的精力都会集中在减少所用的比较器数量，目的是要降低转换器在高速转换时的功耗。正是凭着这个设计策略，美国国家半导体为业界带来首屈一指的超低功率、千兆赫采样率的8位模/数转换器。

流水线模/数转换器

流水线模/数转换器已成为8位或以上分辨率数据转换应用中的标准选择，适用的采样率范围从5MHz到100MHz或以上。事实上，现今美国国家半导体所提供的8、10、12和14位的流水线模/数转换器，其采样率可高达200MSPS，并可提供非常大的输入采样带宽。

流水线架构模/数转换器不会像闪速模/数转换器一般，要求有足够的比较器来把输入与可能输入值比较。流水线架构的原理是执行多个的低分辨率闪速转换级，并把它们堆迭成列以形成一条流水线。对于流水线中的每一个级，其前级的量化输出会从原本输入信号减去，而余数会被送到下一个级以进行更微细的量化。

这个过程会随着信号在流水线中前进而不断重复，直到LSB被决定出来，之后所有在流水线中的输出会组台成一个接近输入样品数值的整体数字近似值。

由于流水线可同时在多个样品上工作，故此模/数转换器可在每个时钟周期输出一个完整的数字字。这种并行处理可容许流水线在转换器的全奈奎斯特率下提供高分辨率。可是，这种做法的代价便是带来延迟。延迟发生在输入首次被采样到产生数字近似值之间。这个延迟被称为管道延迟，其大小一般为采样时钟周期的十分之一。幸而，对于大部份的应用而言，流水线模/数转换器的延迟都可接受。

流水线模/数转换器的挑战

美国国家半导体的高速模/数转换器已经清晰的证明流水线模/数转换器能够在高达200MSPS的采样率下提供高动态性能。虽然流水线架构可在中到高分辨率下达到很高的频率，但它仍然要受限于其它的设计参数。

高速电路

由于流水线的每一个级必须处理前级的输出，所以在转换过程中会由一个采样/保持(SHA)电路为每一个级提供一个固定的输入。第一级的SHA必须能在全采样率下维持模/数转换器的整体精度，而这需要一个开关电容器电路将其于一个时钟周期内稳定下来。同样，第一级的加法器和数/模转换器必须能于一个周期内稳定它们的输出。这些对于第一级的速度上要求(对于下一级来说这要求会降低)会迫使使用大带宽的放大器和其它电路，从而引致较大的功耗消耗。

热噪声

流水线模/数转换器的最大动态范围会部分取决于转换器输入上的热噪声，包括输入采样电容器的kT/C噪声。为了降低kT/C噪声，可以选用较大的电容器，但代价是：增加了在输入处的开关噪声，更难驱动输入，必须使用较高性能和较大功率的模/数转换器驱动器。

迁移到未来的CMOS工艺

与所有的抽样输入模/数转换器一样，流水线模/数转换器要迁移到未来的CMOS工艺必须严峻的挑战。由于流水线模/数转换器通常都是使用一个升压CMOS开关来为采样电容器上的输入信号采样。这挑战源于开关电容器的输入。随着CMOS工艺和其电源电压不断降低，可供CMOS开关用的过驱电压会随之减小，大大缩小了可进行高分辨率采样的输入电压范围。再者，要设计出一个可有效应用于深次微米工艺的较低电压阈值的开关也不是一件容易的事。

输入滤波和采样时钟的要求

对于使用包括流水线架构的任何类型的采样输入模/数转换器来说，最后的挑战是来自驱动转换器的外置电路，尤其是输入滤波网络和采样时钟。无论是使用什么样的采样输入转换器，在采样运行时混叠在要求频带内的信号都需要使用抗混叠滤波器(AAF)来清除。由于现实难以达到陡斜的滤波器衰减特性，常迫使设计人员对所需的信号过份采样。虽然过采样可以缩减有可能在频带中出现混叠的频率范围，从而使对抗混叠滤波器的要求降低，但这过采样会导致模/数转换器浪费奈奎斯特的带宽，并使到系统的功耗增加。此外，过采样还会增加对其后数字电路的工艺要求。

对于采样输入模/数转换器来说，提供给模/数转换器的采样时钟是另一个决定整体动态性能的重要因素，尤其对