克服放大器电气过应力问题(上)

对于运算放大器，用户普遍反映的问题是：“放大器电压输入能否高于电源轨?”一个系统有多个电源时便可能会出现此类问题。如果在不同时间开启这些电源，则系统器件的一个或多个引脚容易处于过压状态。这会使器件出现电气过应力 (EOS)问题。如果在不同电源供电时一个来自于“外部世界”或系统独立部分的信号出现在运放的输入或输出端，就会出现另一种过应力情况。

当我们考虑出现EOS问题的放大器时，可能会想到静电放电(ESD)。ESD使放大器引脚面临短时、高压、放电问题。第二种(通常会被人们忽略)过应力条件是EOS 。EOS使放大器面临相对于ESD较低的过压和电流，但持续时间更长。看完本文后，您就会对潜在放大器 EOS 状态有所了解，并知道解决这一问题的方法。利用这种方法，您就能够设计防止电气过应力损坏、稳健的集成电路外部系统。

　　破坏性的静电放电事件

电气过应力的一个明显起因是ESD。当两个物体(body)极为接近，且处于不同静电位下(几百伏或数千伏)时，便存在发生ESD的可能性。若两个物体之间出现传导路径，则会发生静电荷转移。电荷中和以后，便不再放电。

芯片处于电路断开(out-of-circuit) 环境下可能会发生ESD。一般而言，我们发现错误地操作IC芯片会导致ESD发生，从而带来一定的破坏性。ESD发生在若干分之一秒时间内(通常不到 250ns)。若电流路径中几乎没有电阻的话，则大约数安培的电流将会流入芯片电路。

数十年前，半导体电路常常遭受ESD带来的破坏，最终会导致整个电路故障，甚至带来危害更大的参数降级。然而，一旦ESD的特性为人们了解之后，半导体厂商就开始在新的IC设计中实施保护电路。这些片上保护电路极大地降低了 ESD 对IC芯片产生破坏的可能性。

片上ESD保护电路的主要功能是防止PCB(印制电路板)装配之前和PCB装配操作带来的ESD相关破坏。此类操作期间，低阻抗接地路径可起到放电路径的作用，以对IC或周围表面所带的电荷进行放电。

IC安装到PCB电路板上后，情况便不一样了。一旦安装完成，在IC芯片和另一个板上组件之间便形成了连接。这就大大降低了低阻抗ESD路径存在的可能性。完成此安装以后，您极有可能不会碰到干预内部ESD IC电路的ESD情况。这的确不错!

但是，还有另一种可能性。工作电路的一些状况可能会使IC芯片受EOS的影响。在 EOS状态下，可能会无意中激活ESD电路。EOS的时滞可能会比ESD 的时间要长得多。EOS期间电流传导的强度和持续时间可能足以在芯片中产生具有危险水平的热量。在这种极端条件下，芯片会被迅速破坏而且不可避免，最终损坏电路。

　　电气过应力现象

不知不觉地，我们可能正依赖器件的内部ESD电路在EOS期间提供保护，尽管并非有意让电路支持这一用途。您可能会发现，在施加电力以前您便拥有了一个可以完美运行的IC(请参见图1)，然而在施加电力和输入信号以后该IC突然就被破坏了。EOS可能会非常剧烈，以至于IC过热，从而熔化裸片和封装材料。图 2 为此类破坏的一个例子。

集成电路通常不包括EOS条件保护。充其量，内部ESD保护电路可能会在EOS期间启用，并提供充分保护。但是，设计ESD保护电路并不能保证在所有EOS状态下都提供这种保护。

EOS期间建立的电流路径较为复杂，并且有一定的不可预知性，杂散阻抗变大的高频情况下更是如此。图3显示了放大器内几种可能的电流路径例子。ESD输入保护二极管(常为“关闭”)提供了到各个电源和 T1 的直流路径。

如果放大器电源不能吸入EOS相关电流，则IC电源引脚电压可能会上升至危险水平。T1为一个ESD吸收器件。ESD期间，T1的功能是在安全水平开启并钳制电源引脚的电压。切记大多数ESD事件都发生在IC处于电路断开时。但是，在电路内EOS期间，T1可能在不经意间开启。此时，T1会在运放电源引脚之间建立起一个低电阻连接。这样，强破坏性电流开始流动，直到T1熔化，从而在放大器电源之间形成短路。前面提到的自加热和破坏均可能发生。上述热量温度可以升高到足以使封装熔化、裂开，如图 2 所示。

作为一个主要的设计考虑因素，需要确保经过器件的所有路径均能够安全地经受住 EOS事件期间出现的电流和电压。如果您无法预见这些条件，同时您的IC也不能散出产生的热量，那么电路就可能会被损坏。了解放大器的内部ESD电路，并预测它们在 EOS 事件中的表现，是避免出现这些问题的有效方法。大多数运放厂商均可提供 ESD 电路的相关信息。

　　EOS条件举例

● 例1，利用TINA软件工具[1]和 OPA364[2]宏模型生成的图4是使用低功耗OPA364 CMOS运放的简单跟随器