H.264/AVC视频编码变换量化核的硬件设计

Stratix系列FPGA作为主要目标适配器件进行综合。

　　4×4整数变换量化核的二大子模块的综合结果如表3所示，表中同时给出经本文优化设计前后的综合结果作为对比。可见，经本文采用的三种优化设计处理后，在硬件开销改变不大情况下，变换子模块的最高工作频率达到59.4MHz，是未优化前的1.73倍，而量化子模块的最高工作频率达到55.8MHz，是未优化前的1.82倍。4×4整数变换量化核的最高工作频率取各子模块的最低频率，这样其优化后的最高工作频率是55.8MHz，相比优化前的30.7MHz提高了82％。

本文对H.264/AVC协议中的4×4整数变换量化核从算法原理到硬件实现进行了分析和设计。采用自顶向下的Verilog HDL设计流程,实现了4×4整数变换量化核硬件功能的优化设计，模块的最高工作频率提高了82％，为H.264/AVC视频编码标准的硬件实现提供了参考。