模拟BIST的四项基本原则

模拟BIST的第二个原则是欠采样，即慢于Nyquist速率的采样，这意味着采样速率要低于最高频率的两倍——这对于较慢地分析一个信号是必需的。较慢的采样还有利于使BIST电路小于待测电路。

　　在有些自校准方法中，会用一个低速ADC去欠采样一只高速ADC或DAC的模拟信号。一级sigma-delta调制器是小而简单的模拟电路，如果带宽降低就可以将模拟信号转换为任意分辨率的数字码流。调制器可以采样一个1600万次/秒的信号，产生1600个1 bit的采样;调制器可以对这些采样作数字滤波，产生100万个4位分辨率采样/秒，或16000个16 位采样/秒，每种情况都将可用带宽减少至1/16。欠采样可以让一个较窄的兴趣带宽定位于原始信号频率的中心，使其转换为一个低的频率，从而更便于做分析。不过，欠采样也要付出混叠效应的代价，这是必须考虑的。

　　另一个采样的例子是一个PLL BIST，它使用PLL的输入基准时钟沿，去采样PLL的输出(图1a)。此时，一个基准通过一个可调延迟线，为一只锁存器提供时钟，锁存器完成采样工作。假设锁存器的输出计数1000个时钟周期，然后延迟递增。这个动作不断重复，直到锁存器获得了累加的分布函数(图1b)。PLL的输出频率可以比其基准频率高出很多倍。这种BIST不能检测到基准时钟沿之间的抖动，但另外一种采用略微偏移的采样频率的技术，可以在输相位的所有点上作采样(图2)。

　　图1，PLL BIST使用PLL的输入基准时钟沿，采样PLL的输出 (a)。一个基准通过一根可调延迟线，为一个锁存器提供时钟，锁存器完成采样工作。锁存器的输出计数1000个时钟周期，然后延迟递增。这个动作不断重复，直到锁存器获得了累积分布函数 (b)。

　　这两种技术表示了时间测量的一个重要原则：控制一个信号被采样的时间时，要么是一个来自可调延迟的恒定时间偏移，要么是来自一个可调振荡器的恒定频率偏移，如PLL。在实现纳米CMOS时，低抖动延迟越来越困难，但低抖动频率偏移却越来越容易实现。

3.3 原则三

　　模拟BIST的另一个原则通过减去系统误差来提高精度。例如，当测量电压时，必须消除任何比较器或运算放大器的偏移电压。如果这些电路有可忽略的偏移，则必须测量该偏移，以验证它确实是可忽略的;否则，就必须减去它的值。比较简单的方法是假设该偏移较大，将其减掉。当测量延迟时，必须从输出的延迟中，减去待测电路输入端的测试接入路径延迟，以确保消除了接入路径的延迟。ATE通常采用乘法和减法，做模拟自校准，但这种运算需要太多电路，对BIST并不经济。当系统误差上下起伏时，可能会出现低频效应，如由于电力线噪声而使偏移以50 Hz或60 Hz变化。

　　通过增加采样来计算均值，可以提高精度。一个信号或测量电路中的随机噪声限制了对任何信号特性测量的可重复性。当在一次测量中包含了更多的采样时，就改善了测量的变动与可重复性。模拟测量电路实现均化的方法一般是用低通滤波，或用一个电容做电荷积分。

　　可以在模拟BIST的数字电路中使用全加法器，但很多情况下，用二进制计数器可以更高效地实现均化。用简单的均化或减法都无法抑制掉非随机的噪声，例如来自邻近同步逻辑或60 Hz电力线的干扰。不过，可以通过与干扰的同步采样，或对干扰频率作整数周期的积分，从而降低其影响。

　　为获得成本效益，BIST电路必须有高于待测电路的成品率。对于数字BIST的情况，这种要求只是意味着其面积必须小于待测电路面积。然而对于模拟BIST，这一原则还意味着BIST必须在不影响成品率情况下，实现所需要的线性度、噪声以及带宽。在一项研究中，一个测试芯片上只有70%的小型模拟BIST电路可以实现所需要的测量精度。该BIST的成品率对SoC(系统单芯片)的影响等同于电路占整个SoC的30%情况。

　　使BIST的成品率高于待测模拟电路的最佳方式是尽可能减少BIST中的模拟电路数量，即使其数字化。通过在多个功能之间共享一个BIST电路，可以减少与BIST电路有关的面积。数字BIST可以很容易实现这一任务，但模拟BIST则相反，因为需要测试的功能之间存在差异性。这就是MadBIST建立的原因，这种方法由MF Ton er和Gordon W Roberts共同开发。采用MadBIST时，一只DSP首先测试一只ADC然后才是DAC。MadBIST、ADC和DAC，然后再测试其它模拟电路。

　　采用共享分析块有一个问题，即将感兴趣的模拟信号传送给分析块。完成这个工作一般采用模拟总线，但它们会带来负载、噪声和非线性，并且会减小带宽。一种替代方法是在本地将信号转换为某种数字表述，然后采用一个数字总线。

模拟BIST必须能够采用基于规范的结构化测试。换句话说，所做激励与响应分析的结果，必须能