平衡电子设备静电防护和信号完整性设计

导言：如今，电子装置有三大发展趋势：采用较小的几何尺寸，减少片上防护和适应不断变化的应用环境，这也导致静电（ESD）防护有了显著地变化。在确保可靠的ESD防护条件下，保证高信号完整性的复杂度增加，这就迫使设计者在ESD防护和所期望的信号完整性之间进行平衡。

　　现今，专业集成电路（ASICs）的制造工艺使几何尺寸已经减少到90nm或更小，因此引发ESD相关故障的电压或电流值也已减小。简单地说，那些更小的装置将会受到更小的电平电压或电流的损害。而减少片上ESD防护是增加ESD损害的一个因素，这种困境已被ESD目标规范产业委员会广泛地宣传。

　　确定哪种ESD防护装置能提供最好的防护不是一件容易的事情。今天已有各种ESD防护装置，通常人们把它们分为三个大类：

　　聚合物装置似乎对高频应用具有吸引力的，因为它们的亚微微法拉电容是0.05-1.0pF，但是这个低电容带来一些不怎么引人注目的副作用。直到达到比箝位电压高得多的触发电压之下一代电子设备的ESD防护和信号完整性前，一个聚合物装置不会击穿。聚合体的高触发电压和箝位电压使得聚合物装置对于ESD防护是不可靠的。除此之外，在电荷放电后，聚合体应该回到它的高阻抗状态，但是这个恢复过程需要几个小时到一天，这个时间过程使得聚合物装置对电缆一接入就要其发挥作用的应用场合缺乏吸引力。最后，聚合体在应用中无法接受的另一个特性是：其性能在使用过程中会降低。

　　可变器和抑制器相对廉价，但是抑制器应用主要受到高触发电压、高箝位电压和高阻抗特性的限制，这些特性导致传到保护装置的能量大部分都分流到地上去了。抑制器的另外一个缺陷是其性能在使用过程中会降低。经过单次ESD冲击后就能观察到其电信能发生了变化，包括电容变化。大多数抑制器在10到20次ESD冲击后失效。

　　半导体二极管器件具有低箝位电压，低阻抗，快速响应时间和较高的可靠性的特点。二极管传统上相对其他解决方案还具有较高电容的特点，但是新的低于微微法拉设计，使它们成为稳定的ESD防护和信号完整性的最具吸引力的组合。

　　通常，设备卖主在比较ESD保护装置的ESD标定情况时，提供了数据表格。事实上，这些标定值不能真实地反映装置能多好地保护设备。举例来说，当数据表格给装置X的标定值是8 kV，给装置Y的标定值是15 kV的时候，由此能不能判断装置Y比较好呢？保护器的ESD标定值只表明保护器本身能承受的负荷并非是设备能承受的。在许多情况，8-kV的装置可能提供的保护比一个15-kV要好。除了保护装置的ESD标定值，电压值（箝位电压）之外，冲击ASIC的涌流（剩余电流）值也是需要重点考虑的。

　　比较的出发点：箝位电压

　　当代的工业实践要求发布箝位电压，它是基于一个具有8μs上升时间和20μs持续时间的脉冲。大多数资料表明箝位电压使用1-A脉冲，有时也采用更高电流的脉冲。有一点特别值得注意，这个脉冲不等价于具有1ns上升时间和60ns持续时间的ESD脉冲。另外在IEC 61000-4-2规定的等级4，其峰值电流为30A的脉冲冲击下测量的箝位电压，与电流为1-A的脉冲冲击下测得的箝位电压值有显著差别。因为箝位电压时通常是从资料表看到的可用的数据信息，所以当比较不同的ESD保护装置时，它提供了一个好的参考值。

　　一般，半导体二极管有最低的箝位电压峰值，而其抑制器和聚合体有相对较高的箝位电压峰值。采用上面描述的1-A脉冲标准，大多数的半导体ESD防护二极管额定箝位电压介于8到15伏特之间。当按IEC 61000-4-2的8千伏标准时，这些二极管显现的典型箝位电压峰值是50到100伏，这一现象还依赖于二极管的其他特性，如动态阻抗。相比之下，抑制器的箝位电压能高出若干倍。典型的低电容抑制器具有的箝位电压值变化范围从150到500伏特。同时，由于“触发”电压要求高达500伏特，聚合体的使用受到它们的高箝位电压特性的限制。高触发要求减慢了聚合体的响应时间，这增加了对被保护装置产生危害的可能性。总体而言，因为它们的较低箝位电压和较快速的启动时间，半导体二极管比聚合体或抑制器能提供更好的ESD防护。

剩余电流和动态阻抗

流经ASIC的电流量依赖于整个保护电路的动态阻抗与ASIC和其余电路的动态阻抗的比 。随着保护电路阻抗的增加，其流经被保护电路的电流量也相应增加，也相应地增加了对ASIC产生ESD损害的可能性。相反地，随着ASIC的动态阻抗增大，流经ASIC的剩余电流将会增加。因为剩余电流是与系统相关联的，这一值不专门在ESD防护资料表中列出。遗憾地是，很少有ESD保护厂商会标明他们生产产品的动态阻抗，但是有近似估算剩余电流和动态阻抗值