一文看懂DDS原理、混叠、幅度调制

非一系列零宽脉冲(和最佳重新采样器中一样)，而是一系列矩形脉冲，宽度等于更新速率的倒数。sin(x)/x响应的幅度比奈奎斯特频率低3.92 dB(DAC更新速率的1/2)。实际上，抗混叠滤波器的传递函数可用来补偿sin(x)/x滚降，使整体频率响应相对平坦，达到最大输出DAC频率(一般为1/3更新速率)。

另一个重要的考虑因素在于，和基于PLL的系统不同，DDS系统中的基本输出频率高阶谐波会因混叠而折回至基带。这些谐波无法通过抗混叠滤波器去除。例如，如果时钟频率为100 MHz，输出频率为30 MHz，则30 MHz的第二个谐波会出现在60 MHz(带外)，但也会出现在100 – 60 = 40 MHz(混叠成分)。同样，第三个谐波(90 MHz)会出现在带内，频率为100 –90 = 10 MHz，第四个谐波出现在120 –100 MHz = 20 MHz。高阶谐波也会落在奈奎斯特带宽内(直流至fc/2)。前4个谐波的位置如图所示。

用作ADC时钟驱动器的DDS系统

DDS系统(如AD9850)可以提供产生ADC采样时钟的出色方法，尤其适合ADC采样频率必须受到软件控制，且锁定至系统时钟的情况(参见图6)。DAC输出电流IOUT驱动200 Ω、42 MHz的低通滤波器，源和负载阻抗端接，等效负载为100 Ω。滤波器可以消除42 MHz以上的杂散频率成分。经过滤波的输出可以驱动AD9850内部比较器的一个输入端。DAC补偿输出电流可以驱动100 Ω的负载。位于两个输出之间的100 kΩ电阻分压器输出经过去耦，可以产生参考电压以供内部比较器使用。

比较器输出有2 ns的上升和下降时间，可以产生与TTL/CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20 ps rms。输出和补偿输出均可按要求提供。

图6：将DDS系统用作ADC时钟驱动器

在图6所示的电路中，40 MSPS ADC时钟的总输出均方根抖动为50 ps rms，由此产生的信噪比下降在宽动态范围应用中必须加以考虑。

DDS系统中的幅度调制

DDS系统中的幅度调制可以通过在查找表和DAC输入之间放置数字乘法器来实现，如图7所示。调制DAC输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1 MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1 V的规格即可。

图7：DDS系统中的幅度调制

DDS系统中的无杂散动态范围考虑

在大多数DDS应用中，首要考虑因素是DAC输出的频谱纯度。遗憾的是，该性能的测量、预测和分析十分复杂，涉及大量相互作用的因素。

即便是理想的N位DAC，也会在DDS系统中产生谐波。这些谐波的幅度主要取决于输出频率与时钟频率的比值。原因在于，DAC量化噪声的频谱成分会随着该比值的变化而变化，虽然其理论均方根值仍等于q/√12(其中q是LSB的权重)。"量化噪声表现为白噪声，在奈奎斯特带宽内均匀分布"这条假设在DDS系统中并不适用(这条假设在ADC系统中更为适用，因为ADC会给信号增加一定的噪声，从而"扰动"量化误差或使其随机化。但是，依然存在一定的相关性)。例如，如果DAC输出频率精确设置为时钟频率的约数，则量化噪声会集中在输出频率的倍数，也就是说，主要取决于信号。如果输出频率稍有失调，量化噪声会变得更加随机，从而改进有效SFDR。

图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77 dBc。右侧图表中，比例稍有失调，有效SFDR增至94 dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17 dB。

图8：采用4096点FFT时，时钟与输出频率比值对理论12位DAC SFDR的影响

因此，通过仔细选择时钟与输出频率，就可以获得最佳SFDR。但是，在有些应用中，这点可能难以实现。在基于ADC的系统中，增加少量的随机噪声至输入就可能使量化误差随机化，并且减少这种效应。DDS系统中也可以实现同样的效果，如图9所示。伪随机数字噪声发生器输出先增加至DDS正弦幅度字，然后再载入DAC。数字噪声的幅度设置为1/2 LSB左右。这样就能实现随机化过程，代价是整体输出本底噪声会略微增加。但是，在大多数DDS系统中，有足够的灵活性可以选择不同的频率比，因此不需要扰动。

图9：向DDS系统注入数字扰动以使量化噪声随机化并提高SFDR