锁相环的工作原理及设计方法

假设有一个输入信号Fin，它的频率在F1和F2之间变化，DPLL的中心频率为Fc，并且F1<FC<F2。如果输入信号频率为F1，则ECPD会产生一个负的相位误差(FIN落后于FOUT),则D触发器的输出始终为"1"；如果输入信号频率为F2，ECPD产生一个正的相位误差(FIN超前FOUT)，则D触发器的输出始终为"0"。这样就完成了FSK调制的解调。

结语

本文介绍了一种一阶DPLL的设计方法，利用VERILOG语言配合XILINX的FPGA，为设计提供了极大的便利和性能保证。DPLL中可逆计数器模值可随意修改，来控制DPLL的跟踪补偿和锁定时间；同时，除N计数器的分频值也可随意改变，使DPLL可跟踪不同中心频率的输入信号，而这些只需在设计中修改几行代码即可完成。另外，设计好的DPLL模块还可作为可重用的IP核，应用于其他设计。