如何设计并调试锁相环PLL

虽然读写操作需要的时间比较长，但请确保SPI时序符合规格，且不同线路之间的串扰减小到最低程度。

应当参考PLL数据手册中的时序图，以便确定数据建立时间、时钟速度、脉冲宽度和其他规格。确保留有足够的裕量，以便在所有条件下都满足时序要求。使用示波器检查时域内的时钟和数据边沿位于正确位置。若时钟和数据线路太过接近，则串扰会使时钟能量通过PCB布线耦合至数据线路。这种耦合会导致数据线路在时钟的上升沿产生毛刺。因此，读写寄存器时需检查这两条线路，尤其当寄存器出现错误时。确保线路电压满足表2的规格。

频谱分析

频域中的问题更常见、更复杂。如果使用频谱分析仪，则应当首先检查PLL输出是否锁定；如果波形具有稳定的频率峰值则表示锁定。如果未锁定，则应当遵循前文所述的步骤。

如果PLL已锁定，则收窄频谱分析仪带宽，以便确定相位噪声是否位于可接受范围内，并将测试结果与仿真结果对照确认。测量某些带宽条件下的相位噪声，如1kHz、10kHz和1MHz。

若结果与预期不符，则应首先回顾环路滤波器设计，检查PCB板上元器件的真实值。然后，检查参考输入的相位噪声是否与仿真结果一致。PLL仿真相位噪声应与真实值接近，除非外部条件有所不同，或向寄存器写入了错误值。

电源噪声不可忽略，哪怕使用了低噪声LDO；因为DC-DC转换器和LDO都可能成为噪声源。LDO数据手册显示的噪声频谱密度通常会影响噪声敏感型器件，比如PLL（见图3）。为PLL选择低噪声电源，特别是需要为VCO的内核电流提供电源。

图3. LDO 噪声频谱密度

通常PLL的输出端会有四种类型的杂散：PFD 或参考杂散、小数杂散、整数边界杂散以及外部来源杂散，如电源。所有PLL都至少有一种类型的杂散，虽然永远无法消除这些杂散，但某些情况下，在不同类型的杂散或频率之间进行取舍，可以改进整体性能。

若要避免参考杂散，请检查参考信号的上升沿。边沿过快或边沿幅度过大都会对频域造成严重的谐波现象。另外，仔细检查PCB 布局，避免输入和输出之间产生串扰。

如需最大程度地减少小数杂散，可增加扰动，迫使小数杂散进入本底噪声中，但这样做会略为增加本底噪声。

整数边界杂散不常见，且仅当输出频率过于接近参考频率的整数倍时才会发生，此时环路滤波器无法将其滤除。解决该问题的简便方法是重新调节参考频率方案。例如，若边界杂散发生在1100MHz处，且输出为1100.1MHz，参考输入为20 MHz，则使用100kHz 环路滤波器将参考频率改为30MHz即可消除该杂散。

结论

调试PLL 要求对PLL具有深入的理解，并且如果在设计阶段格外仔细，就能避免很多问题。若问题发生在调试阶段，请遵循本文所述之建议，对问题逐一进行分析并逐步解决问题。