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基于FPGA的通用位同步器设计方案(一)

时间:11-05 来源:互联网 点击:

据图2的算法结构,FPGA设计采用模块化方式,整体结构的顶层图如图3所示。

  从图3可以看到,该设计包含分频器(div_FRE)、符号化(SYM)、内插滤波器(INTERPOLATION)、定时误差检测(TED)、环路滤波器(LPF)、内部控制器(INTER_CTL)和外部控制器接口的时序电路(EXTER_CTL)共7个模块。其中,分频器由片外晶振提供时钟输入,分频后为片内其他模块提供相应时钟。其中码元时钟的分频系数可由外部控制器通过接口进行设置。符号化是将A/D采样产生的无符号数转换为有符号数,以便后续模块进行带符号的运算。

  外部控制器接口的时序电路将外部控制器送来的控制信号(ALE和RD)、地址信号(P2.0、P2.1)和数据信号(P0口)、转换为FPGA 内分频器、环路滤波器和NCO的使能信号和参数,实现对位同步器各参数的设置。

  分频器、符号化和外部控制器接口模块实现较为简单,不再赘述。而内插滤波器、定时误差检测、环路滤波器和内部控制器的实现较为复杂,且本设计通过采用相应算法和改进结构,实现了位同步器的通用性。本文将详细阐述这些模块的设计。

  

  2.2 模块详细设计

  2.2.1 内插滤波器设计

  内插滤波器是完成算法的核心,它根据内插参数实时计算最佳判决点的内插值,即:

  

  式中:mk 为内插滤波器基点索引,决定输入序列中哪些采样点参与运算,它由插值时刻kTi 确定;μk 为误差间隔,决定了内插滤波器的冲激响应系数[1].kTi 和μk 的信息由内部控制器反馈回来。

  本设计的内插滤波器采用基于4 点分段抛物线多项式的Farrow结构实现。将式(1)变换为拉格朗日多项式,即令:

  

  根据式(2)和(3),内插滤波器程序实现结构如图4所示。

  从图4可以看到,该结构由1个移位器、5个触发器、 8个相加器、2个乘法器组成,比直接型FIR节省10个乘法器、4个相加器的资源。其中,除以2的运算采用数据移位实现,避免使用除法器。输入的8位数据 x,计算后得到10位的内插值y 输出。由于内部所有寄存器经计算后,均采用最小位数,有效地减少了Logic Elements资源的占用。

  

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