基于多片高速D／A AD9739的多通道信号模拟器

摘要 多元阵天线阵列常被用于侦查和定位系统，相位差变化率则是单站无源定位中常用的观测参数。文中介绍了一种基于AD公司多片2.5 GSamplc·s-1的高速AD9739型号D/A转换器，采用DDS技术的多通道信号模拟器。经测试，该模拟器能较真实地模拟出，多元阵天线阵列所接收到的宽带线性调频信号波形的相位差变化信息。

在工程测试中，为了检验系统的性能及其指标，通常需要向系统提供一个真实或仿真的信号辐射源，由于通用的信号产生器难以满足一些特定系统的要求，这就需要设计专用的信号模拟器。在某些定位系统的测试中，为了模拟多元天线阵列所接收到的信号，需设计一种多通道的信号模拟器。

在现代雷达技术中，脉内宽带线性调频信号是研究最早，应用最广的信号之一。而产生线性调频信号的方法主要有模拟法和数字法。模拟法一般是通过线性锯齿电压控制压控振荡器产生线性调频信号或利用SAW器件作为展宽网络产生调频信号。

随着大规模集成电路的发展，DDS被广泛应用于宽带线性调频信号的产生，使用该技术能产生任意波形，并能精确控制输出波形的频率、幅度和相位。目前，DDS法硬件方案主要有两种：一种是DDS SASIC芯片法，即利用DSP或FPGA给内部集成DDS核以及高速D/A转换器的DDS芯片送入控制字，可得到所需的信号;另一种是FPGA与高速D/A转换器结合，由FPGA完成DDS核的功能，送高速D/A转换器转换为模拟信号，本系统即采用此种方法。

在单站无源定位技术中，常用的观测参数有方向角、到达时间、频率、频率变化率、相位差变化率等。本文介绍的以4片D/A为基础的4通道信号模拟器，主要模拟的是多元天线阵列所接收信号的相位差变化率。

1 原理分析

本文所用D/A为双输入端口，每个端口最高速率为1.25 GSample·s-1，DDR模式，FPGA采用普通I/O口传输方式无法直接输出如此高速率的数据，则需通过多通道合成的并串转换技术来实现。本方案中FPGA输出端口工作在双路端口速率为800 Mbit·s-1，采用8通道数据合成1通道的方式为4片D/A芯片提供数字波形数据，故FPGA需产生共32通道数据。D/A工作时钟为1.667 GSample·s-1。

为合成宽带线性调频信号，假设其带宽为B，起始频率为f0，根据文献的推导，对每个合成D/A芯片所需的波形数据8通道数据，第j个通道的初相和第i个采样点的数据和频率步进码分别为

其中，f1代表D/A的工作时钟频率;f2代表每个通道的工作时钟频率;j代表通道号;i是最终信号的第i个采样时刻的数据，则

。根据式(1)和式(2)的计算结果，可由FPGA产生4组8个通道的信号数据，通过并串转换输出给D/A，由此可得到所需信号的基准信号。

在文中，相位差的特定关系即空中平台飞行过程中天线阵列中的天线接收到同一辐射源的相位变化关系，具体算法如下：本文模拟的天线阵列是四元阵十字天线阵列，天线平面与空中平台飞行轨迹成30°倾角，由空中平台的飞行轨迹与目标辐射源的坐标可得天线平面中心点与目标辐射源每一个时刻的俯仰角和方位角，进而可计算出目标辐射源发出的信号到达天线阵列中每个天线的时延τk，将时延τk转换成相位差加入到FPGA产生的基准信号中，即可得到相位差实时变化且4路相位差之间有特定关系的4个通道信号。

2 硬件实现

硬件平台主要包括Xilinx公司的VIRTEX-5系列FPGA XC5VLX30;4片AD公司的2.5 GPS D/A转换器AD9739;AD公司的时钟倍频芯片ADF43 50;AD公司的时钟Buffer芯片ADCLK944;TI公司的时钟Buffer芯片CDCLVD1213及稳压电源芯片等，其硬件原理框图如图1所示。

XC5VLX30 FPGA是Xilinx公司基于65 nm铜工艺技术的新一代FPGA，包含32个DSP 48E Slice，最大400个用户可定义I/O以及最大1152个Block RAM，有6个时钟管理模块(CMT)，每个CMT包含有2个DCM和一个PLL。

AD9739是AD公司推出的一款高速、高性能的RF数模转换器，双通道14 bit LVDS数据输入，内部采样频率可高达2.5 GSample·s-1，当工作在混合模式(MIX MODE)下，可将奈奎斯特二区或三区的输出信号用作发射信号，以减少混频环节。

ADF4350时钟倍频芯片内部NCO可将输入时钟倍频到2.2～4.4 GHz，然后经分频得到所需的时钟，系统采用1.6 GHz的时钟信号。

ADCLK944时钟Buffer芯片可输入任意电平的时钟，然后全部转化为LVPECL电平的时钟输出。CDCLVD1213时钟Buffer则可输入LVDS、LVPE CL或CML。

3 信号同步

在多通道信号模拟器的设计中，各通道之间的信号同步是重要的一环，在本系统中就是多片D/A之间的同步。

为实现这一目的，首先在硬件设计方面要做到如下等长：时钟Buffer AD