2．5 Gbps收发器中1：2解复用电路的设计

用数模混合的方法进行仿真。输入数据采用VerilogHDL语言编写的伪随机序列，采用Cadence的SpcctreVerilog进行仿真。仿真结果如图5所示，比较输入数据和由主时钟采样输出的数据，可以看出电路的解复用操作是正确的。

3 结论

本文描述了解复用电路的传统设计方法并分析了各自特点，根据2.5Gbps高速串行收发器的应用实际，采用类并行结构、基于电流模式逻辑设计了收发器的前端解复用电路，并分析了其工作原理，采用SMIC0.18um混合信号工艺完成了电路设计，并采用SpectreVerilog进行了数模混合仿真，结果表明该电路在2.5Gbps收发器电路中可以稳定可靠地工作。