便携式逻辑分析仪的设计与实现

防止芯片配置完成后又进入芯片初始化，DONE引脚也要拉高。配置JTAG接口用于下载程序。其余引脚用于连接两片4 MB的RAM，用于将采集到的数据先缓存进RAM中。

2.3 数据采集模块

数据采集芯片采用SN74LVC16245ADGGR，是一个16位三态总线收发器。当OE引脚接高电平时，输出为高阻态。当OE为低时，如果DIR引脚为低电平，则数据从B口传向A口，DIR为高电平时，数据从A口传向B口。图中用B口采集外部数据，并且外接1MΩ电阻以提高输入阻抗。因此DIR和OE引脚接上拉电阻，默认上电从A到B输出无效。

2.4 数据缓存模块

扩展RAM芯片采用的是256×16 kbit高速异步CMOS静态RAM芯片IS61LV25616。直接将nCE，nLB，nUB这3个引脚接CND，可以方便读写数据。读写控制信号nOE和nWE与FPGA相连，用于控制将外部采集数据读入RAM缓存或将数据读出通过USB控制芯片传送到上位机中。其控制逻辑为：nWE为高，nOE为低时，从RAM中读出数据;nWE为低时，写入数据到RAM中。

2.5 电源供电模块

供电芯片选择的是LM1117系列稳压芯片，有3.3 V和1.2 V。电源输入采用的是耳机式插孔电源，输入为5 V，1 A。如果用USB供电，由于USB最大输出电流为500 mA，因此在高速采样时可能电流不够，因此选用外接电源。

3 逻辑分析仪的设计验证

逻辑分析仪的上位机软件采用Saleae Logic1.1.16。装上软件和驱动之后，还要给USB主控芯片CY7C68013A烧写固件程序，Saleae提供了一个iic文件，用于和Saleae Logic上位机软件进行通信。FPGA的逻辑代码包括USB协同控制部分，SRAM缓存部分，触发设置选择部分，FIFO数据采集部分，综合编译后生成bit文件，用Xilinx Impact软件烧写进FPGA的Flash中，FPGA就可以自动完成上电配置过程，无需再下载。图2为测试截图。可以看出，软件左上端可以选择采样速率和深度，左端可以进行触发设置，设置好后，点击Start后就可以采集数据，右端可以显示详细的测量信息。

4 结束语

设计的便携式逻辑分析仪成本低廉，可以实现16通道的数据采样，触发设置。可以实现3通道90 MHz最高采样率，6通道50 MHz最高采样率，9通道30MHz最高采样率以及16通道12 MHz最高采样率。软件操作界面简单易懂，容易上手使用，可以满足一般的科研和教学的要求。