软件无线电设计中ASIC、FPGA和DSP的选择

时间：11-09 来源：互联网点击：

集成度

ASIC器件在软件无线电结构设计中的另一劣势是集成度。随着ASIC、DSP和FPGA开发技术的不断进步，在单个器件中集成的功能也急剧增加。但对于ASIC，灵活性将随集成度的增加而降低。

例如，充当数字收发器的ASIC芯片完全适用于多种空中接口标准，包括GSM、IS-136、CDMA2000和UMTS W-CDMA。如果在ASIC中添加了CDMA码片率处理器，那么该ASIC就不再适用于GSM和IS-136。如果在ASIC中添加一个支持QPSK、 8PSK和16QAM调制方案的调制器或解调器，就能使其成为实现CDMA高速数据速率(HDR)规范的有效解决方案，但不再适用于任何其他标准。

在这一级集成度上，多个ASIC器件需要支持多个空间接口标准，但这通常有些不切实际。

与ASIC器件相比，DSP或FPGA器件可轻松地集成多种数字无线功能，并且不会显著降低器件的灵活性。

在上例中，CDMA2000 HDR ASIC提供的大多数功能均能在Xilinx公司的XCV1000E上实现，如表1所示。这样的集成度通常导致这些产品与基于ASIC的器件相比，具有更小的整体波形因数以及更高的灵活性。

开发周期

ASIC器件的灵活性在软件无线电产品的开发中也具有其优势：现有的ASIC算法开发已经相当完善，这有助于缩短产品的上市时间。硬件设计是基于ASIC功能的关键开发进程，而软件开发则受制于接入器件可编程特性的程序库生成。

基于DSP或FPGA的设计开发周期则要复杂得多，因为软件开发需要的资源通常比相应的硬件开发多得多。现有的经优化通用算法程序库有利于加速DSP和FPGA的软件开发，但这些算法必须集成在一起实现期望的数字无线功能，因此需要完整的软件开发周期。

设计人员还必须注意DSP和FPGA软件开发方法之间的主要差异。在DSP上编译算法的时间通常以秒计算，而在FPGA上综合处理并对类似算法进行布线的时间则需要数小时。例如Xilinx公司的典型FPGA布线速率为每小时400,000个门电路，因此带有2百万个门电路的XCV2000E的编译可能需要半天的时间才能完成。

这使得FPGA的设计调试成为一项昂贵的过程，因此FPGA的设计周期通常需要在对器件算法进行布线之前，进行更多的先期分析，包括多路仿真和模型测试。

性能

在软件无线电结构中，任何信号处理器件的鉴定必须包括衡量该器件是否能在指定的时间内完成所需的功能。这类评估中一种最基本的基准点测量就是1,024点快速傅立叶变换(FFT)处理时间的测量，参见表2中的突显部分。

在表2的示例中，可编程ASIC明显胜过DSP或FPGA实现。通常ASIC可为任何指定的功能提供最佳性能，其执行时间可参见下述数据表单。

对DSP和FPGA功能实现的性能进行比较相当困难，因为这些器件的结构分别用于处理不同类型的问题。DSP工作于非常高的速率条件下，但在某一时刻只能完成有限的处理任务。另一方面FPGA的工作速率通常低于DSP的速率，但对同时可完成的处理任务则几乎没有限制。

为了说明上述这些差异，考虑如图2所示的具有16个抽头的简单FIR滤波器。该滤波器要求在每次采样中完成16次乘积和累加(MAC)操作。德州仪器公司的TMS320C6203

DSP具有300MHz的时钟频率，在合理的优化设计中，每秒可完成大约4亿至5亿次MAC操作。这意味着C6203系列器件的FIR滤波具有最大为每秒3,100万次采样的输入速率。

但在FPGA中，所有16次MAC操作均可并行执行。对于Xilinx的Virtex器件，16位MAC操作大约需要配置160个结构可重置的逻辑块 (CLB)，因此16个并发MAC操作的设计实现将需要大约2,560个CLB。XCV300E可轻松地实现上述配置，并允许FIR滤波器工作在每秒1亿个样本的输入采样速率下。

附加功率

ASIC器件的设计通常经过优化以提供卓越的功率性能。但大多数可编程器件的功率将随器件利用率和时钟频率的增加而急剧增长，因此在衡量整体设计的功率分配时，必须考虑这一因素。

例如，利用Altera公司的20K600可编程逻辑器件(PLD)实现的4信道下行转换器只需消耗不到2W的功率，即可实现每秒2,500万次采样的输入数据率。这样的功率虽然比较高，但对于指定的应用还是可以接受的。如果将输入数据率提高至每秒6,500万次采样，那么消耗的功率将达到5W，这超出了许多数字无线产品所能承受的功率门限。

与Altera 20K600相比，在相同的输入数据率条件下，Analog Devices 公司的AD66244信道下行转换器ASIC消耗的功率为700mW。

在较低的速率条件下，FPGA的功率利用率通常优于高端DSP。为对此加以说明，考虑Dish

Network公司在数字视频广播中采用的纠错机制。在该系统中速率高达27.647Mbps的多路复用数据采用Reed-Solomon纠错机制进行编码，该机制为每188个数据字节直接生成16个奇偶校验字节，并生成最大为30Mbps的合成数据率。

在5,000个时钟周期中，TMS320C6203可解码204个字节的Reed-Solomon代码字。为实现所需的数据吞吐量，在300 MHz频率下，CPU必须实现近50%的利用率，而消耗的功率约为1.53W。

与此相反，在Xilinx XCV100E上实现的Reed-Solomon解码器设计消耗的功率仅为200mW。这是一个巨大的改进，可以与商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具备的性能相媲美。

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