FPGA的FIR抽取滤波器设计

果后的下一个时钟送出滤波结果有效信号，时宽为一个工作时钟周期。

设计特点

采用此设计结构实现抽取滤波器有以下三个特点：

(1)节省片内资源，提高资源使用效率。由于利用IP核生成的滤波器往往不能针对实际情况合理的利用片内资源，造成资源浪费。本设计采用了流水线结构，所有功能模块都满负荷工作，没有空闲等待时钟，从而节省了片内资源，提高了资源利用率。

(2)可以实现抽取滤波器多级结构。针对抽取滤波器的输出特性，可以采取相同的设计方法，再设计一级抽取滤波器，对前一级输出的数据再次抽取滤波，从而实现多级抽取滤波器结构。

(3)设计灵活，扩展性强。用寄存器存放抽头和系数适用于滤波器阶数较少的情况，如果需要用上百阶的抽取滤波，最好用XC2V1000片内RAM存放抽头和系数，这时只要稍微改动控制器的逻辑设计即可实现。在此基础上，还可实现可编程抽取滤波器。

结语

本文以实现抽取率为2、具有线性相位的3阶FIR抽取滤波器为例，介绍了一种用Xilinx公司的XC2V1000实现FIR抽取滤波器的设计方法。用该方法设计出的抽取滤波器灵活性强，资源利用率高，能广泛应用于数字接收领域。