基于FPGA的伪码测距电路的设计与实现
时间：07-23
来源：互联网
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5结束语
按图4所示结构用FPGA实现伪码的同步，还应综合考虑芯片内部资源利用情况与综合后的运行速率问题。设计时利用VHDL（Very High SpeedIntegrated Circuit Hardware DescriptionLanguage）硬件描述语言进行设计。VHDL语言描述能力强，覆盖面广，抽象能力强，可读性好。运用VHDL语言可以大大减轻设计工作强度，提高设计质量，降低出错率。
根据初步的试验结果，PN码码长为127，速率为4MHz时，最大捕获时间约为几个ms。采用高频时钟，精同步可达到十分之一码元的分辨率。
作者：王世练 张尔扬
按图4所示结构用FPGA实现伪码的同步，还应综合考虑芯片内部资源利用情况与综合后的运行速率问题。设计时利用VHDL（Very High SpeedIntegrated Circuit Hardware DescriptionLanguage）硬件描述语言进行设计。VHDL语言描述能力强，覆盖面广，抽象能力强，可读性好。运用VHDL语言可以大大减轻设计工作强度，提高设计质量，降低出错率。
根据初步的试验结果，PN码码长为127，速率为4MHz时，最大捕获时间约为几个ms。采用高频时钟，精同步可达到十分之一码元的分辨率。
作者：王世练 张尔扬
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