如何充满信心地设计军用SDR产品

21世纪的战场以网络战为中心，从卫星到单兵，以及各种装备中，系统体积、重量和功耗(SWaP)都非常关键。不论是在有人(舰艇、飞机和车辆)，还是无人(导弹、传感器，以及空中和地面车辆(UAV和UGV))装备中，保密无线通信都是各种方案关注的焦点。而且，在不同战场上，保密通信设备的三重业务(语音、视频和数据)功能和多兆位带宽设计是难度最大的。机载和海上软件无线电(SDR)设计遇到的挑战是功能和散热(制冷)问题，而SwaP应用最迫切的要求则是采用手持式、单兵携带和小外形(HMS)电池工作系统。

SWaP军事应用

图1所示为SWaP军事系统保密通信的工作范围，从一般的雷达和电子战到最敏感的HMS无线电和无人地面传感器，大部分雷达和电子战系统更重视功能而不是SWaP，有足够的体积和功耗。UAV和UGV的无线通信系统对SWaP比较敏感，总功耗预算中的一部分被分配给空中和地面移动。而武器和导弹体积非常紧凑，发射后任务执行时间较短，因此，对功耗要求较低。然而，对于HMS电池供电的无线电设备，其体积、重量和功耗要求较高，SWaP显得越来越重要。

图1 军事系统中SWaP的敏感工作范围

生产手持式无线电设备有一定的难度。士兵需要携带大量的弹药和人体防护装备，尽量少带电池，因此，SWaP非常关键。各种战场环境下苛刻的工作需求迫使无线电设备封装采用最小的外形，元件数量尽可能少。SRW和WNW等新的军用信号处理不但需要低功耗数字信号处理设备，更重视灵活性和功能。 SDR设计的高级信号(中频(IF)、调制和每秒兆比特级处理)、三重业务数据包处理和军用软件通信体系结构(SCA)中间件(对于独立硬件)都需要可编程功能，所有这些都涉及到FPGA资源的应用。最终，SDR电子设备的功耗会对军事任务执行时间有不利影响，在恶劣环境下，它甚至会超过系统散热的影响。

现在对产品的HMS要求降低了。各种单兵无线电信号(SRW)等信号处理对高性能FPGA的功耗非常敏感，超出了低功耗DSP器件和低成本 FPGA的性能范围。随着数据速率从Kb/s提高到Mb/s，低功耗DSP器件无法实现IF、调制、比特级、数据包处理和组服务功能。很多低成本FPGA 需要采用多种器件来实现所需的功能，从而限制了产品的体积和重量。

高性能FPGA供应商曾尝试开发电压调整、信号集成部分配置等功能，但是成功得不多，经常会导致开发推迟，并且增加了系统风险。如果不仔细地控制器件设计和制造约束，调整电压(降低无线电设备待机时的电压，以减小静态功耗泄漏)会劣化对功能、时序和I/O参数的验证。在高性能工作的FPGA 中，由于没有使用的功能区会吸收几瓦的静态功率(泄漏)，因此，进行部分重新配置(对部分逻辑重新编程，而其他功能保持不变)以降低功耗的效果并不好。

设计人员的目标

要达到计划要求，设计人员面临以下非常严峻的功能和进度挑战。

● 实现小外形、轻型军用方案
● 在1W功率范围内实现信号集成，延长任务执行时间，提高灵活性
● 实现大批量、低成本SDR手持设备的最大价值

解决SDR设计挑战

以Altera的65nm Stratix III和Cyclone III FPGA为例，它们恰到好处地结合了高级体系结构以及最先进的低功耗技术。以前的90nm器件充分结合各种资源，实现系统开发和演示无线电(SDD计划)，Altera的65nm系列则针对SWaP产品应用进行了优化。图2所示为65nm器件性能和灵活性的进一步扩展。对于采用90nm可编程逻辑器件 (PLD)实现IF、滤波和频率/时域转换的情况，65nm器件在所有的SDR应用外形封装上都能够实现更多的波形调制和通道以及数据包处理功能。

图2 FPGA在SDR性能和灵活性上的扩展

Stratix III FPGA以最低的功耗实现了最好的信号处理性能和多模式功能，解决了大量机载和地面移动无线电问题(如AMF和GMR)。Stratix III FPGA器件的逻辑单元资源超过340K，嵌入式存储器达到17MB，乘法器数量接近900个，最适合对功能要求较高的SDR应用。设计人员必须能够实现 WNW和JAN-TE等新的高性能信号，同时也要支持SRW等低性能信号，并且没有代价。当不需要电池时，Altera获得专利的可编程功耗技术对不重要通路上的所有电路进行优化，从而降低了散热和制冷要求。

在小外形、轻型、电池供电SDR以及使用SRW和传统信号的专业无线电设备中，Cyclone III等FPGA器件经过优化，能够解决各种SWaP设计难题。

● 苛刻的体积和重量限制：对于设备体积小于10in3的最小型应用，该器件在单个芯片中有足够的资源来处理SRW-CC(士兵无线电信号，战斗通信机模式) 等高级信号。丰富的信号处理模块和充足的分布式存储器满足了外部大功率存储器元件对功耗的要求。还可以提供器件管芯，以便进行高级微封装。

● 功耗直接影响了任务执行时间：Cyclone III能够以小于1W的功率实现全部的信号处理功能，任务执行速度是目前PLD方案的4倍。

● 数字信号处理对功耗预算的影响最大：随着信号复杂度的提升，大部分功能都可以在Cyclone III FPGA中优化实现，从数字电子功耗预算中去掉DSP器件的功耗。

● 采用数字逻辑的折中考虑：Cyclone III等低功耗PLD在每瓦每秒百万指令(MIPS)指标上已经超过了DSP，可以实现效率更高、功耗更低的数字方案。

● 对静态和动态功耗的折中考虑：可以通过使用低静态功耗的Cyclone III来降低待机功耗，静态功耗低于其他90nm和65nm FPGA的1/10。

● 折中考虑电压和频率调整，以节省功耗：通过将Cyclone III的功能区划分为多个PLD时钟域，可以调整频率来节省功耗。采用电压调整(Stratix III FPGA提供1.1V和0.9V工作模式)和器件关断方法能够有效降低待机工作时的静态泄漏。

● 软件和硬件划分，以节省功耗：效率最高的SWaP使用系统和器件效能工具来优化系统应用、工作模式、智能软件控制，以及GPP、PLD、DSP和ASIC 方案之间设计人员的功能划分等。为了进一步节省功耗，可以采用软件控制，在器件之间进行智能系统划分，关断待机时不重要的部分。