EDGE手机基带处理设计的几种实现方法评估

按EDGE规范要求设计

回顾了当前的蜂窝电话设计之后，我们就可对从当前的TDMA设计向EDGE设计转化的几种方法进行评估。我们不是直接谈具体的设计细节，而是首先根据设计方法学进行思考，然后过渡到算法、硬件和软件方面，从而确保最优的解决方案。

为提高数据速率，EDGE协议采用8PSK和多时隙传输技术。另外，为了得到移动电话全球漫游时所需的载波，EDGE手机必须支持850MHz的AMPS、工作于850和1900MHz频段的IS-136以及在900、1800、1900MHz频段工作的GSM和EDGE。无线手机基带部分必须支持FM、DQPSK和GMSK调制解调器以及IS-136、GSM和半速率语音编码器。

对设计者而言，支持多时隙传输和多种调制解调器/语音编译码器是一个棘手的问题。多时隙传输导致处理量增大。事实上，早期的评估认为，EDGE电话将需要今天的2GIS-136产品2到5倍的处理能力，具体是多少取决于特定的运算等级。随着调制解调器和语音编码器数量的增加，设计者面临的挑战是如何以高性能价格比方式实现EDGE的基带部分，而且占据的PCB要最小。

尽管这些设计很困难，工程师们仍在努力探索以开发EDGE移动手机。在这些产品开发的过程中，大概有三种EDGE设计开发方法。每种方法都从系统设计和潜在风险两个方面进行探究。

方法之一

在方法一中，为保持可复用的优势，工程师们依然沿用开发目前TDMA手机的方法。采用这种方法，可以使用同样的硬件和软件平台。唯一的不同是要加强这些平台以满足EDGE的需要。

EDGE及其应用将会影响图1所示的大部分模块，但是这里的讨论只限于一些比较重要的模块，我们从DSP MIPS的需求谈起。

如前所述，EDGE设计必须支持多时隙容量来传输数据。因为最初的EDGE手机大约不会支持全双工的传输，需要考虑高达12级的操作处理，这意味着总共需要5个时隙(4个接收时隙和1个发送时隙)。

为计算系统接收模式工作所需的MIPS数量，工程师们必须增加为同步、均衡和信道解码所需的DSP MIPS。当这些功能组合在一起时，接收模式下EDGE基带结构将需要15个DSP MIPS。

然而，这个计算并未考虑到用于8PSK的均衡器，否则由于其高速数据率情况会更复杂。同样，将会有八种不同的信道编码模式，它们可以根据信道质量进行切换。其结果是，一个时隙的DSP MIPS总数接近20MIPS，因而全部四个时隙需要80MIPS。

在发送端，所需的DSP MIPS量可以通过加上完成信道编码和脉冲群格式化所需的MIPS计算出来，总量为1MIPS。

当发送和接收MIPS的需求合并时，12级操作的MIPS总量为81MIPS(80MIPS用于接收，1MIPS用于发送)。加上额外的用于控制编码的MIPS开销，设计者或许需要将近100MIPS。如果设计者选择一个较低MIPS的DSP，他们将需要占用一部分处理能力，比如让一个协处理器完成Viterbi解码和均衡器的Viterbi部分的运算工作。

额外需要

除了增加DSP的MIPS需求，方法一还需要扩大存储空间并提高微处理器的处理能力。这个问题我们从ROM和RAM的需求谈起。

在存储器方面，一个IS 136调制解调器/语音编码器合并需要20kw(kwords)的ROM空间。数字控制信道、AMP以及表格和系数还需要另外20kw。然而，在EDGE设计中，设计者必须再增加两个调制解调器：GMSK和EDGE调制解调器以及语音编码器(AMR)。因为8PSK调制解调器和AMR语音编码器都非常复杂，设计者应期望EDGE基带设计总体上需要60到80kw的ROM空间。因此，方法一描述的EDGE基带所需的总DSP ROM数为100到120kw。至于RAM的大小，设计者需要为EDGE系统的附加功能提供大约7kw的附加RAM。因此，总的DSP RAM需求量大约为14kw。

由于2.5G速率增大了数据处理量，控制软件需要在所有不同的标准和操作模式下进行切换，工程师需要运用比IS-136速度快3到4倍的微处理器。因此，微处理器必须工作于30到40MHz。他们还需要另一个13MHz或其整数倍的系统时钟以支持GSM手机的工作。

也必须增加快闪和静态存储器以便支持方法一。快闪存储器必须从32Mb扩大到64Mb以支持语音和数据存储功能。另一方面，静态存储器要从4Mb增加到8Mb。两种存储器必须支持脉冲群模式和页面模式，以保证与30到40MHz的微处理器时钟同步。

方法之二

当设计者从方法一前进到方法二时，必须上升一个思维高度，重新考虑算法、硬件和软件的划分。在这种方式下，设计者必须依靠高级虚拟设计来考虑问题。他们必须使用能够通盘考虑系统需求并给出最优划分的建模工具。这些工具将完成RF、基带和呼叫处理仿真，并且要提出EDGE系统的行为模型。这样，设计者就可以得到软、硬件的最好结合。硬件可以和ASIC、DSP以及LPGA(激光可编程门阵列)结合为一体，从而在芯片大小、运行速度和灵活性方面实现最好的整体解决方案。ASIC和LPGA用于高速数据率任务，而DSP则完成低速率的、需要许多决策点的算法任务。

方法二为设计者带来一些好处。它使设计者能够建立定制的硬件以用于运行许多并行的任务，其性能优于DSP。典型情况下，DSP用大负荷的总线与存储器和算术逻辑单元通信，该方法将消耗基带结构中的大量处理能力。而采用方法二，设计者可以拥有一个定制的数据路径处理器，允许数据以最小的负荷从一个并行操作转到另一个并行操作，而且没有指令提取的开销。

将来，建模工具可能会升级到可以满足系统要求，能够方便地给出硬件和软件的划分及其实现、PCB布局与布线、机械封装和电话形状因子，甚至可开列材料成本单。遗憾的是，拥有这样功能的建模工具还要等上几年的时间。