基于扫描的DFT对芯片测试的影响

测试结果

本文经过对测试激励的不断调整，最终可达到的最高故障覆盖率为81.3%，在时钟的下降沿提取测试向量，得到了超过88万个的测试向量，其位数为54b。

采用DFT技术的芯片测试测试工具与测试流程

因为该芯片逻辑是全同步设计，所以采用ATPG+扫描链的DFT技术可以得到高效的测试向量集和较高的故障覆盖率。Synopsys公司的DC和TetraMAX工具是完成该可测性设计的最佳选择。

DC用来完成扫描链的插入，同时生成TetraMAX需要的约束文件（.spf文件）和插入扫描链后的网表文件。TetraMAX是用来实现ATPG的工具，需要与DC配合使用。 采用这些工具的测试流程为：

1) 首先把不符合可测性设计要求的逻辑模块从逻辑内核中分离出来，保证逻辑内核的时钟可以直接使用管脚输入的时钟，而非门生时钟；

2) 增加test_en端口，以及一些必要的逻辑门；

3) 在综合后的网表基础上插入扫描链；

4) 使用TetraMAX做ATPG，生成测试向量；

5) 用得到的测试向量测试逻辑内核；

在最后一步中，由于TetraMAX生成测试激励的时候，扫描链的数据是并行加载的，与实际情况不同，所以需要重新编写测试激励对得到的测试向量的可靠性进行测试。

测试结果

TetraMAX生成的测试向量共有324个，其位数为359b。测试覆盖率达到92.86%。扫描器件的使用以及与DFT相关的附加逻辑的加入，导致了芯片面积的增长，据输出报告可知，采用DFT技术后，芯片面积增加了大约13%。

结语

通过两种测试方法的对比，可以看到，不采用DFT技术，不必增加逻辑，但仅使用功能验证时的测试激励可能无法达到要求的故障覆盖率，而且测试深度（生产测试用向量）也容易超过测试机的存储量。本文对该控制芯片进行测试时，如果不采用DFT技术，虽然测试覆盖率可以达到80%以上，但测试向量却高达80多万，若以人工的方法修改测试向量，将大大延长芯片开发周期，推迟芯片上市时间。采用DFT技术虽然增加了芯片面积，但可以自动生成高效简洁的测试向量，且故障覆盖率能达到90%以上，极大地提高了芯片的测试效率，降低了测试成本。