边界扫描SRAM簇板级互连测试研究
时间:08-30
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2.2.1 地址线
(1)地址线i呆滞为v(开路)的故障测试
![](../img/eec-Analog/Analog-1352924ovebywxnpi.jpg)
iii),(RD,A1,DR,[D1])若地址线i呆滞为v,则DR≠D1。
禁止条件
a) 在i)和iii)之间不允许有其他(WR,A1,D),其中D=X;
b) 在ii)和iii)之间不允许有(WR,A2,D1 )
![](../img/eec-Analog/Analog-1352931styoekgurr.jpg)
![](../img/eec-Analog/Analog-135295yxv2sskaz0x.jpg)
容易验证,走步"1"或"0"序列能满足以上地址线的呆滞和桥接故障的测试条件。
2.2.2 数据线
(1)数据线i的呆滞为v (开路)故障的测试
● 测试条件
ii) (RD,A1,DR,[D1]),若数据线i呆滞为v ,则DR≠D1。
● 禁止条件
i)和ii)之间不允许(WR,A,D),其中D=X。
(2)数据线i与数据线j 的桥接故障的测试
![](../img/eec-Analog/Analog-135296012z21v5f5f.jpg)
ii) (RD,A1,DR,[D1]),若数据线i与数据线j桥接,则DR≠D1。
● 禁止条件 在i)和ii)之间不允许(WR,A,D1),其中D=X。 同样容易验证,在数据线上使用计数序列和走步"1"或"0"序列同样能够满足以上数据线呆滞和桥接故障的测试条件。
(3)地址线i和数据线j 之间的桥接桥接故障 数据线和地址线之间的桥接故障的测试较为复杂。我们同样假设数据线和地址线之间的桥接为"线与"或者为"线或"。这时只要保证两桥接线上的测试图形互补,再通过读出数据判断故障。用走步"1"序列测试"线或"桥接,用走步 "0"序列测试"线与"桥接故障,连续使用这两种序列即可满足故障覆盖。 ①地址线i电平占优,地址线 i与数据线j之间的桥接故障测试。
● 测试条件
![](../img/eec-Analog/Analog-1352972titdlzv4wg.jpg)
ii) (RD,A1,DR,[D1]),若地址线i为v占优与地址线 j桥接,则DR≠D1。
● 禁止条件
i)和ii)之间不允许(WR,A1,D1),其中D=X
②数据线j电平占优,数据线 j与地址线i之间的桥接故障的检测
![](../img/eec-Analog/Analog-135298yhuz2z3gji3.jpg)
● 禁止条件 a) (WR,A1,D)无可满足测试条件i)和iii),其中D=X; b) (WR,A2,D1)无可满足测试条件i)和iii)。
2.2.3 控制信号线
控制信号线上的故障包括控制信号的呆滞(开路)故障以及控制信号线和地址线或数据线的成对桥接故障。控制信号除OE和CE为S-A-0不影响SRAM的正常读写操作而无法检测故障外,控制信号线上的其余故障都将导致从SRAM读出的数据是任意的,或者在整个测试过程中只读出一个数据。这种故障检测比较容易,但不易确定其原因。
按照上述故障模式分类,并赋予相应的测试条件后,除控制信号CE和OE上的S-A-0的故障不能检测外,在数据线和地址线上的任何故障都能被检测。
2.3 测试算法的设计
由于SRAM一般都有很规则的结构,再考虑到在地址线和数据线上同时存在故障的测试条件,我们提出一种在SRAM簇的互连测试中易于产生的测试序列。假设SRAM的地址线和数据线的宽度分别为m和n,p、q分别代表 m和n的较大者和较小者。用0(1)表示全0(1)向量;=[h1 ,…,hW]表示一个宽度为w的one-hot vector,(hk=1,hi =0, ≠ k), 与互补。于是我们用下面的算法程序描述测试序列的生成和故障检测过程:
![](../img/eec-Analog/Analog-135299ukjosxcnuk5.jpg)
通过对此程序产生的测试序列去验证上述故障分类下的测试条件和禁止条件可以看出,此算法能够检测有 m位地址线和n位数据线的SRAM簇的所有可检测互连故障。而且这些测试序列也很容易由测试程序来产生。地址和数据可分别由一个m阶和 n阶的OHC来产生。OHC的输出端Q/Q提供所需的one-hot/cold 向量。
3 实验结果
下面以一个具有四位地址线和四位数据线的 SRAM为例,简单介绍测试地址线呆滞、桥接故障的过程。按照以上的测试条件与禁止条件,测试生成的过程可描述为:首先,在地址全"0"处写数据全"1",在地址全"1"处写数据全 "0",在地址走步"1"处写数据走步"0",在地址走步"0"处写数据走步"1";然后通过边界扫描链路得到响应矩阵;通过响应矩阵计算出故障矩阵,故障矩阵中"1"表示有故障,"0" 表示无故障。
"如表所示,若地址线A2固定为0,则在地址全"0"处所读出数据被地址"0100"处所写数据覆盖,在地址全"1"处所读出数据被地址 "1011"处所写数据覆盖,其故障矩阵只有F2 的地址全"0"和地址全"1"行对应数据为1。由此,可判断故障为地址线A 2固定为0。
桥接故障在本文中分为"线与"和"线或" 两种,前者0占优,后者1占优。若地址线A2与 A3发生"线与"桥接故障,0占优,则其响应矩阵和故障矩阵如下表所示。地址?quot;0"与"1000"处所读出数据被地址"0100"处所写数据覆盖,地址全 "0111"处所写入的数据被地址"1011"处所写数据覆盖,对应故障矩阵F 2与F3共有五处值为1,若数据线全"1"与走步"0" 对应故障矩阵中"1"的数目比数据线全"0"与走步"1"对应故障矩阵中"1"的数目多,则为0占优"线与"桥接故障,否则为1占优"线或"桥接故障。由此可判断表2中地址线A 2与A3发生0占优"线与"桥接故障。"线或"故障在故障表中的表现类似,可同样判决。"
数据线故障的诊断定位比地址线更为简单,限于篇幅,数据线与数据线、地址线与数据线、控制线之间的桥接故障与多故障测试在此不做详细讨论,读者可按类似方法分析。
(1)地址线i呆滞为v(开路)的故障测试
![](../img/eec-Analog/Analog-1352924ovebywxnpi.jpg)
iii),(RD,A1,DR,[D1])若地址线i呆滞为v,则DR≠D1。
禁止条件
a) 在i)和iii)之间不允许有其他(WR,A1,D),其中D=X;
b) 在ii)和iii)之间不允许有(WR,A2,D1 )
![](../img/eec-Analog/Analog-1352931styoekgurr.jpg)
![](../img/eec-Analog/Analog-135294o3ppbehqkp3.jpg)
![](../img/eec-Analog/Analog-135295yxv2sskaz0x.jpg)
容易验证,走步"1"或"0"序列能满足以上地址线的呆滞和桥接故障的测试条件。
2.2.2 数据线
(1)数据线i的呆滞为v (开路)故障的测试
● 测试条件
ii) (RD,A1,DR,[D1]),若数据线i呆滞为v ,则DR≠D1。
● 禁止条件
i)和ii)之间不允许(WR,A,D),其中D=X。
(2)数据线i与数据线j 的桥接故障的测试
![](../img/eec-Analog/Analog-135296012z21v5f5f.jpg)
ii) (RD,A1,DR,[D1]),若数据线i与数据线j桥接,则DR≠D1。
● 禁止条件 在i)和ii)之间不允许(WR,A,D1),其中D=X。 同样容易验证,在数据线上使用计数序列和走步"1"或"0"序列同样能够满足以上数据线呆滞和桥接故障的测试条件。
(3)地址线i和数据线j 之间的桥接桥接故障 数据线和地址线之间的桥接故障的测试较为复杂。我们同样假设数据线和地址线之间的桥接为"线与"或者为"线或"。这时只要保证两桥接线上的测试图形互补,再通过读出数据判断故障。用走步"1"序列测试"线或"桥接,用走步 "0"序列测试"线与"桥接故障,连续使用这两种序列即可满足故障覆盖。 ①地址线i电平占优,地址线 i与数据线j之间的桥接故障测试。
● 测试条件
![](../img/eec-Analog/Analog-1352972titdlzv4wg.jpg)
ii) (RD,A1,DR,[D1]),若地址线i为v占优与地址线 j桥接,则DR≠D1。
● 禁止条件
i)和ii)之间不允许(WR,A1,D1),其中D=X
②数据线j电平占优,数据线 j与地址线i之间的桥接故障的检测
![](../img/eec-Analog/Analog-135298yhuz2z3gji3.jpg)
● 禁止条件 a) (WR,A1,D)无可满足测试条件i)和iii),其中D=X; b) (WR,A2,D1)无可满足测试条件i)和iii)。
2.2.3 控制信号线
控制信号线上的故障包括控制信号的呆滞(开路)故障以及控制信号线和地址线或数据线的成对桥接故障。控制信号除OE和CE为S-A-0不影响SRAM的正常读写操作而无法检测故障外,控制信号线上的其余故障都将导致从SRAM读出的数据是任意的,或者在整个测试过程中只读出一个数据。这种故障检测比较容易,但不易确定其原因。
按照上述故障模式分类,并赋予相应的测试条件后,除控制信号CE和OE上的S-A-0的故障不能检测外,在数据线和地址线上的任何故障都能被检测。
2.3 测试算法的设计
由于SRAM一般都有很规则的结构,再考虑到在地址线和数据线上同时存在故障的测试条件,我们提出一种在SRAM簇的互连测试中易于产生的测试序列。假设SRAM的地址线和数据线的宽度分别为m和n,p、q分别代表 m和n的较大者和较小者。用0(1)表示全0(1)向量;=[h1 ,…,hW]表示一个宽度为w的one-hot vector,(hk=1,hi =0, ≠ k), 与互补。于是我们用下面的算法程序描述测试序列的生成和故障检测过程:
![](../img/eec-Analog/Analog-135299ukjosxcnuk5.jpg)
通过对此程序产生的测试序列去验证上述故障分类下的测试条件和禁止条件可以看出,此算法能够检测有 m位地址线和n位数据线的SRAM簇的所有可检测互连故障。而且这些测试序列也很容易由测试程序来产生。地址和数据可分别由一个m阶和 n阶的OHC来产生。OHC的输出端Q/Q提供所需的one-hot/cold 向量。
3 实验结果
下面以一个具有四位地址线和四位数据线的 SRAM为例,简单介绍测试地址线呆滞、桥接故障的过程。按照以上的测试条件与禁止条件,测试生成的过程可描述为:首先,在地址全"0"处写数据全"1",在地址全"1"处写数据全 "0",在地址走步"1"处写数据走步"0",在地址走步"0"处写数据走步"1";然后通过边界扫描链路得到响应矩阵;通过响应矩阵计算出故障矩阵,故障矩阵中"1"表示有故障,"0" 表示无故障。
"如表所示,若地址线A2固定为0,则在地址全"0"处所读出数据被地址"0100"处所写数据覆盖,在地址全"1"处所读出数据被地址 "1011"处所写数据覆盖,其故障矩阵只有F2 的地址全"0"和地址全"1"行对应数据为1。由此,可判断故障为地址线A 2固定为0。
桥接故障在本文中分为"线与"和"线或" 两种,前者0占优,后者1占优。若地址线A2与 A3发生"线与"桥接故障,0占优,则其响应矩阵和故障矩阵如下表所示。地址?quot;0"与"1000"处所读出数据被地址"0100"处所写数据覆盖,地址全 "0111"处所写入的数据被地址"1011"处所写数据覆盖,对应故障矩阵F 2与F3共有五处值为1,若数据线全"1"与走步"0" 对应故障矩阵中"1"的数目比数据线全"0"与走步"1"对应故障矩阵中"1"的数目多,则为0占优"线与"桥接故障,否则为1占优"线或"桥接故障。由此可判断表2中地址线A 2与A3发生0占优"线与"桥接故障。"线或"故障在故障表中的表现类似,可同样判决。"
数据线故障的诊断定位比地址线更为简单,限于篇幅,数据线与数据线、地址线与数据线、控制线之间的桥接故障与多故障测试在此不做详细讨论,读者可按类似方法分析。
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