一种锁定相位编程可调全数字锁相环设计

Se调节器性能分析

锁相环开始工作时，输出信号是落后于输入信号的，对输出信号Fout的相位不断调整是在系统时钟控制下对相位差信号Se为高电平部分逐渐加宽的过程。不同的Se调节器对此过程的响应性能不同。又系统时钟Clk与输入信号Fin之间的相位关系决定了输出信号与输入信号的锁定误差，Se调节器存在固有误差。

3.3.1 锁定相位差为负的Se调节器

锁定相位差为负的Se调节器本身就是对Se为高电平不断加宽，工作过程中计数器对Se为低电平计数总可以达到满足offset，进而对Se out进行调整。系统时钟Clk与输入信号Fin伪同相(Fin二升沿与Clk上升沿同步)时，环路锁定存在半个系统时钟周期的系统固有误差；Clk与Fin伪反相(Fin上升沿与Clk下降沿同步)时，环路锁定不存在系统固有误差。

3.3.2 锁定相位差为正的Se调节

锁定相位差为正的Se调节器本身是对Se为高电平部分不断减少，而实际的调节是将其不段加宽，在一定时间内Se_out保持为低电平，系统时钟Clk在此结构下造成的系统固有误差均为正向。Clk与Fin伪同相时存在一个系统时钟周期的系统固有误差，CIk与Fin伪反相时存在半个系统时钟周期的系统固有误差。将内部将计数器的预置值设为offset减1，则系统最大固有误差降为半个系统时钟周期。

4 计算机仿真与FPGA实现

4.1 计算机仿真

设计采用Verilog硬件描述语言，在Mentor Graphics公司的FPGA设计平台FPGA Advantage with PS 7.1上进行了设计、综合及仿真，仿真器为Modelsim 6.1a。

图5和图6分别示出了系统时钟Clk与输入信号Fin伪反相，可逆计数器K值为10，分频数N为16，锁定相差为负3和正3时环路锁定的过程。可以看出，Se的调节都时将Se为高电平部分逐渐展宽的过程。锁定相差为负3时误差为0，由于汁数器补偿的作用，锁定相位差为正3时误差也为0。

4.2 FPGA实现及板级系统实验

设计采用Xilinx公司的ISE 7.1i开发环境和Spar-tan3 xc3s400-4pq208 FPGA进行了实现，并在板级系统上搭建了实验环境，用数字示波器进行了波形测试，系统工作稳定，达到了设计要求。

5 结 语

设计对经典全数字锁相环路进行改进，通过增加相位差调节器的方法实现输出信号与输入信号的多相位锁定。采用Verilog语言对整个设计进行了描述，进行了计算机仿真、FPGA实现和板级系统实验，实现了锁定相位编程可调的全数字锁相环路，完成了设计目标。