20位Σ－Δ立体声ADA电路TLC320AD75C的接口电路设计

3.2 与数字音频数据的接口

TLC320AD75C的串行端口有两种工作方式：当M/S引脚为高电平时，ADC串行端口配置为主方式，TLC320AD75C从MCLKI产生LRCKA和SCLKA；当M/S接低电平时为从方式，器件从外部接收LRCKA和SCLKA。

本文以ADC的主方式为例说明TLC320AD75C

与微控制器间的接口。主方式时LRCKA在内部由MCLKI产生，LRCKA固定为采样频率fs(MCLKI/256)。在此信号为高电平期间，左通道数据串行移至输出端；在低电平期间，右通道数据移至输出端。转换周期由LRCKA的上升沿同步。图4中的(a)、(b)、(c)三个波形表示了在左、右通道数据所用的32个SCLKA周期中的前20个周期内，从TLC320AD75C中移出的20位、MSB在前的ADOUT数据。



从图4可以看出，TLC320AD75C与具有同步串口的微控制器如TI公司DSP系列TMS320C2X/3X/5X/2XX/54X的接口相当容易。然而，目前我国DSP的开发和应用还不普遍，大量的科技和工程技术人员对 DSP比较生疏。与此相反，单片机如MCS51、8098、MCS196系列却在我国相当普及并得到了广泛的应用。遗憾的是MCS51系列单片机没有同步串口，而且目前的大量数据采集系统的输出要求的是并行数据。考虑到上述情况，为了同MCS51系列接口，就要在满足图4时序的前提下，设计串转并电路和并转串电路。

图5是TLC320AD75C的ADC与MCS51接口电路，DAC接口电路是上述电路的逆过程，只要将8位输出锁存移位寄存器 (三态、串入并出)74LS595改成8位输入锁存移位寄存器74LS597(三态、并入串出)即可，此处不再详述。图5与图3的画法一样，鉴于篇幅的限制，省略掉了一些电路细节，读者应用本文中的电路时应补上。下面简单讲述一下图5所示电路的工作过程。根据图4串行接口时序，要求利用LRCKA和 SCLKA生成图4(d)所示的脉冲。在该脉冲的高电平期间20位串行数据送到由三片74LS595级联而成的串入并出接口电路中；在脉冲的下降沿将 74LS595中移位寄存器中的数据传输到锁存器；在脉冲的低电平期间发中断到MCS51的INT0，MCS51依次发出三个片选信号，读走该20位数据，从而完成一个声道的采集工作。因此如何产生图4(d)所示的脉冲是本电路的核心问题。在图5所示电路中，74LS123捕捉到的LRCKA上升沿和下降沿通过线与的方式生成图4(e)形式的极窄脉冲。在该脉冲的低电平期间置位74LS74；两片74LS160接成20进制的计数器，在74LS74输出高电平到来时对SCLKA进行计数，当计满20个脉冲时输出一高电平脉冲，该脉冲经一非门倒相去74LS74的复位端。74LS74在上述的置位与复位作用下即产生图4(f)所示的脉冲，同时在该脉冲的低电平期间还要去清除计数器，停止计数器工作，直至该脉冲的下一个高电平到来。要指出的是图4(f)所示脉冲比图4(d)所示的脉冲有一延迟，但只要该延迟时间小于TSCLKA/2，即图4(f)所示脉冲的上升沿比转换开始后SCLKA的第一个上升沿早，同步计数器就可正确计数，不会漏掉1位串行数据。





3.3 DAC的串行控制接口

16位控制数据输入执行器件的控制功能。TLC320AD75C采用最高有效位在前的格式，因此，对于16位数据字，D16是最高有效位(MSB)，D1是最低有效位。图6表示 CDIN、SHIFT及LATCH的输入时序。在LATCH为低电平期间，内部装载数据。CDIN是24位数据流，包括16位控制数据D1～D16和8位器件地址A1～A8。图7示出了TLC320AD75C与MCS51串行口的接口电路。在方式0状态下，MCS51的串行口为同步移位寄存器方式，数据由 RXD端出入，同步移位脉冲由TXD端输出。由于MCS51发送、接收的是8位数据，低位在先，而TLC320AD75C采用最高有效位在前的格式，故在 MCS51的软件中应将数据高低位颠倒过来。