60G毫米波回程链路随时准备提升蜂窝网络容量

作者：John Kilpatrick，咨询工程师，美国模拟器件公司（ADI）（John.Kilpatrick@analog.com）；Robbie Shergill，战略应用经理，美国模拟器件公司（ADI）（Robbie.Shergill@analog.com）；Manish Sinha，产品市场营销经理，赛灵思公司（manish.sinha@xilinx.com）

基于赛灵思Zynq SoC的完整60GHz双向数据通信方案可提供小蜂窝回程市场所需的性能和灵活性。

全球蜂窝网络上对数据不断增长的需求迫使运营商想方设法在2030年前将容量提升5,000倍 [1]。要实现这一目标，需要将信道性能提升5倍，频谱分配提高20倍，蜂窝基站数量增加50倍。

许多此类新型蜂窝网络都将布置在室内，因为这里是流量的主要来源，而光纤则是将流量回传到网络的优先选择。但还有许多户外场合无法连接光纤或光纤连接成本过高，对于这种情况而言，无线回程是最可行的替代方案。

现可使用5GHz的免费频段，而且无需提供视距路径。但是，该带宽有限且由于流量和天线方向图大，无疑会受到该带宽其他用户的干扰。

对准备用于满足容量需求的数以千计的户外蜂窝而言，60GHz的通信链路正在稳步兴起，将成为提供此类回程链路的有力竞争者。该频段也属于免费频段，但与6GHz以下的频段不同，它包含高达9GHz的可用带宽。此外，高频支持使用很窄的天线方向图，这样可在一定程度上提高抗干扰性。

由赛灵思和讯泰微波（Hittite Microwave，现属美国模拟器件公司（ADI）的子公司）共同开发的完整60GHz双向数据通信链路具有出色的性能和灵活性，能够满足小蜂窝回程市场的要求（图1）。赛灵思负责开发该平台的数字调制解调器部分，而AD公司则负责开发毫米波射频部分。

如图1所示，创建该链路需要两个节点。每个节点包含一个发送器（配备一个调制器）及其相关的模拟发射链和一个接收器（配备一个解调器）及其相关的模拟接收链。

调制解调器卡与模拟和分立器件相集成。其包含振荡器（DPLL模块），可确保频率综合的精度，并且所有的数字功能均在FPGA或SoC中执行。这种单载波调制解调器内核可支持从QPSK到256QAM的调制，信道带宽高达500MHz，能够实现高达3.5Gbps的数据率。该调制解调器还可同时支持频分双工（FDD）和时分双工（TDD）传输方式。

稳健可靠的调制解调器设计方法能降低本地振荡器的相位噪声影响，而采用功能强大的LDPC编码技术可改善性能和链路预算。

毫米波调制解调器

赛灵思毫米波调制解调器解决方案可帮助基础架构厂商为其无线回程网络开发成本优化的高度灵活的可定制链路。该解决方案主要面向赛灵思Zynq®7000全可编程SoC或Kintex®-7 FPGA器件，两者均属于赛灵思“领先一代”的28nm产品系列。

赛灵思解决方案具有完全的自适应性，其功耗低，尺寸小，可用于部署室内和全户外点对点链路以及点到多点微波链路。与其芯片产品一样，赛灵思的毫米波调制解调器解决方案发展路线图也极具前瞻性，使运营商能够独特地部署可扩展的现场可升级的系统。

图2进一步显示了实现在Zynq SoC平台上的数字调制解调器的细节。平台的可扩展处理系统（PS）位于可编程逻辑（PL）旁边，其内置带有集成式存储器控制器和供外设使用的多标准I/O的双ARM® Cortex™-A9内核。

该片上系统（SoC）平台高度灵活。在本案例中，其用来执行各项数据和控制功能并实现硬件加速。图2所示的是集成式毫米波调制解调器解决方案以及配套的PHY、控制器、系统接口和包处理器。    但是，用户可以根据所需的架构插入、更新或移除不同的模块。例如，用户可以选择实现XPIC组合器，这样可以将该调制解调器与另一个调制解调器以交叉极化模式加以使用。该解决方案实现在PL中，使用串行解串器和I/O作为各个数据路径的接口，比如调制解调器与包处理器之间的接口、包处理器和存储器之间的接口、调制解调器彼此之间的接口或DAC/ADC的接口。

该赛灵思调制解调器IP核的一些其它重要特性还包括：通过自适应编码和调制（ACM）功能实现的能够保持链路连续工作的自动无损和无误状态切换、


图1：完整双向通信链路的高级方框图


图2：用于无线调制解调器应用的All Programmable SoC

可改善RF功率放大器效率和线性的自适应数字闭环预校正（DPD）、能够保持时钟同步的同步以太网（SyncE）以及Reed-Solomon或低密度奇偶校验（LDPC）前向纠错（FEC）。可根据设计要求选择FEC功能。LPDC FEC是无线回程应用的默认选择，而对于去程等低时延应用而言，Reed-Solomon  FEC则更加适合。

LDPC实现经高度优化，并利用FPGA的并行性可完成编码器和解码器的计算工作。结果可使SNR实现显著改善。您可通过改变LDPC内核的迭代数量来应用不同级别的并行性，进而优化解码器的尺寸和功耗。此外，您还可根据信道带宽和吞吐量约束条件为解决方案建模。    该赛灵思调制解调器解决方案还配套提供强大的图形用户界面（GUI），用于实现显示和调试，并可提供信道带宽选择、调制方式选择等高层功能和硬件寄存器设置等底层功能。为让图1所示的解决方案实现3.5Gbps的吞吐量，该调制解调器IP核需要以440MHz的时钟速率运行。它将5个千兆位收发器（GT）用于连接接口，以支持ADC和DAC，并把另外一些GT用于10GbE有效载荷或CPRI接口。