基于IBM GPM模型的DDR2接口信号完整性分析

4.2 拓扑结构：

GPM模型能够精确地对芯片内部包括封装进行建模，也支持客户加入PCB上引入的实际负载信息，同时拓扑结构也很方便修改。图5中显示的就是DDR2在“读”操作和“写”操作时DQS（差分）和DQ(单端)的拓扑结构。



图5 GPM实际拓扑结构示意图

当然PCB实际负载可以是S参数模型，也可以是W-Element模型。在仿真过程中,需要考虑实际系统中的各种非连续效应,如阻抗匹配问题,源端终端反射,线间耦合等.

4.3 同步开关噪声（SSN）：
GPM模型可以很好地支持对同步开关噪声（SSN）进行分析，从而确定芯片布局时所加入的去耦电容是否足够，最终的分析结果可以用来指导芯片的布局，通过增加去耦电容的数量，减少IO和逻辑的密度等方法来满足芯片电源噪声的要求，同时可以联合PCB负载仿真得到板级去耦策略。



图6 VDD电压波形

图6是用GPM模型仿真得到的芯片VDD的波形。波形中50ns到60ns之间的一个电压低谷代表了IO同时开始翻转的时刻，而叠加在整个波形中的纹波则体现了GPM窗口中除IO以外的其余逻辑电路翻转对VDD的影响。在设计中需要保证最低电压不低于电路所需的最低电压，一般需满足15%的纹波限制，根据不同的电压域和IO类型，也会有所不同。

4.4 时序分析：
这里重点介绍利用GPM模型分析DQ与DQS之间的时序关系。在时序分析中最重要的就是通过分析建立时间（setup time）和保持时间（hold time）的裕量（margin）来评估系统的信号质量和稳定性。通常以有效时序窗口（Timing Window）概念来计算，所谓有效时序窗口，是指数据信号从发送端传输到接收端时，建立时间和保持时间的总和（如图7），其取决于板级、封装设计以及接口电路模式的选择。



图7 有效时序窗口--Timing Window

其中，JEDEC标准里规定了Vih(ac/dc)和Vil(ac/dc),如表2所示。

表2 Vih/Vil的ac和dc值


通过配置不同读写模式，驱动能力和片上端接电阻对有效时序窗口大小的分析，我们可以得到关于时序最优的解决方案。表3是用GPM模型对这几种情况下分析的结果：

表3 各种情况下Timing Window


从表3可以看出，在“写”的情况下，驱动能力为“Half”,ODT为75ohm端接时，时序有效窗口最大，相应的建立时间和保持时间的裕量最大；在“读”的情况下，同是“Full”强驱动，打开ODT和关闭ODT也会有不同的效果，前者会更好。

5. 结论

1）本文通过实例介绍了基于GPM的DDR2 高速接口的设计和仿真，接口信号完整性与封装结构、芯片布局、IO类型、板级走线、驱动负载紧密相关，我们可以通过系统应用的实际需求进行设计和仿真。

2）由于GPM的建模对设计文件的依赖性较少，所以在进行芯片布局的同时就可以开始进行模型的建立和分析，对芯片的布局设计提供了很好的指导，并成为芯片电源噪声的签收标准之一。

3）GPM可以导入客户的PCB互联模型，用于对IO的时序和信号完整性进行分析。模型中包含了电源网络的信息，仿真得到的结果也包含了SSN的信息，更加接近实际的应用环境。可以用于能指导ASIC的设计团队完成IO的时序收敛，客户PCB的系统设计。

4）GPM模型中IO的模型采用IBM自行研发的IO buffer的SPICE模型，对各种高速接口（如DDR2）的建模与仿真，可以达到非常高的精度。同时，GPM 仿真可以在设计初期对芯片、封装和板级设计提供指导，从而极大的减少整个系统设计和验证的周期。