一种快速位同步时钟提取方案及实现

位同步时钟提取电路的性能  

将广泛采用的锁相环路法(模拟锁相环和数字锁相环)和本文设计的开环位同步法相比较，本方案有如下优点：  

1.本设计基于开环结构，具备了开环结构位同步提取电路的快速同步特点。如果输入不出现较大的相位抖动，输出时钟的相位可以实时地反映输入码元的相位。  
2.由于具有判断输入码元脉冲边沿抖动的功能，因此也具有锁相环的自适应性。由以上分析可知，当输入码元出现抖动而使得输出时钟没有和码元对齐之后，下一个码元跳变沿就会重新对齐。这种自适应性比锁相环的自适应反应更迅速。  
3.本设计可支持的系统时钟clk可以达到181MHz，支持的输入码元速率最大为(181/N)MHz，可以支持大部分的数字通信应用。   
4.本设计结构简单，这种办法比锁相环法更节省LE资源。当N=32、c=4时，使用EP2C5Q208C8器件，位同步提取电路所消耗的LE数目仅为26个。  

结语  

实现位同步的方法很多，本文讨论的是一种提取位同步信号的新型设计方案。该设计在Quartus II下调试通过并在实践中得到应用。实践证明这种方法可以用很少的FPGA资源实现位同步的目的，并具有很高的稳定性和可靠性。