FC-AL系统中FPGA的弹性缓存设计

3 仿真结果分析

用Verilog语言实现图3所示电路的RTL描述，并对其用ModelSim进行仿真，仿真结果如图4和图5所示。两图中，CLK_rcv和 CLK_local分别为频率非常相近的缓存的写时钟和读时钟。






图4中，CLK_rcv的时钟频率略低于CLK_local的时钟频率，弹性缓存有被读空的可能。当CLK_local比CLK_rcv多出半个时钟周期左右后，缓存管理就发出添加填充字的请求，以在最近的帧间隙进行添加操作。

图5中，CLK_rcv的时钟频率略高于CLK_local的时钟频率，弹性缓存有被写满的可能。当CLK_local比CLK_rcv少了半个时钟周期左右后就发出较低级别的删除填充字的请求，以在最近的间隙进行删除操作。若低级别的删除操作未被及时执行，致使缓存空间占用率进一步提高，则请求较高级别的删除操作。

从图4和图5中可以看出，添加填充字，即在当前时钟周期不读缓存空间的数据，而是发送一个当前填充字；删除填充字，即在条件满足的情况下跳过当前读地址空间，直接读取下一个地址空间中的数据。

结语

本文提出的弹性缓存设计方法，充分利用了光纤通道协议的特性，通过提高对弹性缓存的管理精度，减小了数据在弹性缓存中可能的最大延时，有利于提高仲裁环网的整体性能。

作者：何晓蓉 周东 来源：《单片机与嵌入式系统应用》2010年01期