PCB中抗ESD的设计

　　来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤，为了消除静电释放（ESD）对电子设备的干扰和破坏，需要采取多种技术手段进行防范。合理的PCB 设计可以减少故障检查及返工所带来的不必要成本。文章从分层、恰当的布局布线和安装等方面介绍了PCB 中的抗ESD 设计。

　　日常生活中，ESD （Electro-StaTIc Discharge，静电放电）对于我们来说是一种常见的现象，然而对电子产品而言，ESD 往往是致命的——它可能导致元器件内部线路受损，直接影响产品的正常使用寿命，甚至造成产品的损坏。例如穿透元器件内部薄的绝缘层；损毁MOSFET 和CMOS 元器件的栅极；CMOS 器件中的触发器锁死；短路反偏的PN 结；短路正向偏置的PN 结；熔化有源器件内部的焊接线或铝线。因此，ESD 防护一直以来都是工程师们的工作重点。在PCB 板的设计当中，要达到期望的抗ESD 能力，使之具有最强的ESD 防范性能，可以通过分层、恰当的布局布线和安装实现PCB 的抗ESD 设计。以下是一些常见的防范措施。

　　（一）分层

　　尽可能使用多层PCB，在多层PCB 中地线面作为一个重要的电荷源，可抵消静电放电源上的电荷，这有利于减小静电场带来的问题。PCB 地线面也可作为其对信号线的屏蔽体（当然，地线面的开口越大，其屏蔽效能就越低）。另外，如果发生放电，由于PCB 板的地平面很大，电荷很容易注入到地线面中，而不是进入到信号线中。这样将有利于对元件进行保护，因为在引起元件损坏前，电荷可以泄放掉。当然在某些方案中为降低成本，只能使用双面板。

　　多层PCB 相对于双面PCB 而言，地平面和电源平面以及排列紧密的信号线-地线间距能够减小共模阻抗（common

　　impedance）和感性耦合，使之达到双面PCB 的1/10 到1/100。同时尽量地将每一个信号层都紧靠一个电源层或地线层。对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB，可以考虑使用内层线。大多数的信号线以及电源和地平面都在内层上，因而类似于具备屏蔽功能的法拉第盒。

　　图1

　　对于双面PCB 来说，要采用紧密交织的电源和地栅格，如图1 所示。电源线紧靠在垂直和水平线或填充区之间，要尽可能多地连接。一面的栅格尺寸小于等于60mm。如果可能，栅格尺寸应小于13mm（0.5 英寸）。

　　（二）电路环路

　　电流通过感应进入到电路环路，这些环路是封闭的，并具有变化的磁通量。电流的幅度与环的面积成正比。较大的环路包含有较多的磁通量，因而在电路中感应出较强的电流。因此，必须减少环路面积。

　　图2

　　最常见的环路如图2 所示，由电源和地线所形成。在可能的条件下，可以采用具有电源及接地层的多层PCB 设计。前面的多层PCB 设计就是将电源和接地间的回路面积减到最小，而且也减小了ESD 脉冲产生的高频EMI 电磁场。

　　同时我们要确保信号线和相应回路之间的环路面积尽可能小。减少环路面积及感应电流的另一个方法是减小互连器件间的平行通路。如图3 所示

　　图3

　　当必须采用长于30 厘米的信号连接线时，可以采用保护线。一个更好的办法是在信号线附近放置地层。信号线应该距保护线或接地线层13 毫米以内。如图4 所示

　　图4

　　将每个敏感元件的长信号线（》30 厘米）或电源线与其接地线进行交叉布置。交叉的连线必须从上到下或从左到右的规则间隔布置。如图5 所示

　　图5

　　（三）电路连线长度

　　要确保信号线尽可能短。因为天线要具有较高的效率，其长度必须是波长很大的一部分。这就是说，较长的导线将有利于接收静电放电脉冲产生的更多的频率成份；而较短的导线只能接收较少的频率成分。因此，短导线从静电放电产生的电磁场中接收并馈入电路的能量较少。信号线的长度大于300mm（12 英寸）时，一定要平行布一条地线，在信号线上方或其相邻面上放置地线也是可以的。在相关的元件组，相互之间具有很多互连线的元件应彼此靠得很近。例如，I/O器件是与I/O 连接器尽量靠得近些；以减少互连的印制线长度。

　　（四）地电荷注入

　　ESD 对地线层的直接放电可能损坏敏感电路。在使用TVS二极管的同时还要使用一个或多个高频旁路电容器，这些电容器放置在易损元件的电源和地之间。如图6 所示。旁路电容减少了电荷注入，保持了电源与接地端口的电压差。TVS使感应电流分流，保持TVS 钳位电压的电位差。TVS 及电容器应放在距被保护的IC 尽可能近的位置，要确保TVS 到地通路以及电容器管脚长度为最短，以减少寄生电感效应。

　　图6

　　（五）保护电路中的寄生电感

TVS 二极管通路