DDR布线规则及一些布线过程总结

则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则，如下图：

第五步，走线

走线就需要注意的内容比较多，这里只做少许说明。

• 所有走线尽量短

• 走线不能有锐角

• 尽量少打过孔

• 保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的

• 尽量避免过孔将参考面打破，不过这在实际中很难做到

• 走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的

下图是完成的DDR走线，但尚未绕等长：

第六步，设置等长规则

对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。

DDR2数据线等长规则举例

DDR3数据线等长规则举例

地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。

对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长，如下图：

对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。

补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给无线时代（Beamsky）。

第七步，绕等长

完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。

在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长，如下图：

绕等长完成后，最好把DDR相关网络锁定，以免误动。

到这里，DDR走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，DDR2最高规格是DDR2-800，512MB，DDR3最高规格是DDR3-1600，1GB，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。