FPGA开发与学习连载：Verilog设计经验谈

四、结构规范性

在整个芯片设计项目中，行为设计和结构设计的编码是最重要的一个步骤。它对逻辑综合和布线结果、时序测定、校验能力、测试能力甚至产品支持 都有重要的影响。考虑到仿真器和真实的逻辑电路之间的差异，为了有效的
进行仿真测试：
1、避免使用内部生成的时钟
内部生成的时钟称为门生时钟（gated clock）。如果外部输入时钟和门生时钟同时驱动， 则不可避免的两者的步调不一致，造成逻辑混乱。而且，门生时钟将会增加测试的难度 和时间。
2、绝对避免使用内部生成的异步置位/清零信号
内部生成的置位/清零信号会引起测试问题。使某些输出信号被置位或清零，无法正常 测试。
3、避免使用锁存器
锁存器可能引起测试问题。对于测试向量自动生成（ATPG）， 为了使扫描进行，锁存器需要置为透明模式（transparent mode）， 反过来，测试锁存器需要构造特定的向量，这可非同一般。
4、时序过程要有明确的复位值
使触发器带有复位端，在制造测试、ATPG以及模拟初始化时，可以对整个电路进行 快速复位。
5、避免模块内的三态/双向
内部三态信号在制造测试和逻辑综合过程中难于处理.